JPH0448618A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） ３０１（シリコンオンインシュレータ）基板の製造方法
の改良に関し、 素子形成側の半導体層の厚さが薄く、膜厚のばらつきの
少ないＳｏｌ、３５板を、張り合わせ界面に欠陥及び汚
染物が導入されることなく製造することを可能にする張
り合わせＳＯＩ基板の製造方法を提供することを目的と
し、 素子形成側半導体ウェーハと支持側半導体ウェーハとを
絶縁膜を介して接着し、前記の素子形成側半導体ウェー
ハを研磨してその厚さを減少する工程を有する半導体装
１の製造方法において、少なくとも前記の支持側半導体
ウェーハには円形の半導体ウェーハを使用して、前記の
素子形成側半導体ウェーハと接着した後にオリエンテー
ソヨンフラノトを形成するように構成する。

〔産業上の利用分野〕

本発明は、５ｏｌ（シリコンオンインシュレータ）基板
の製造方法の改良に関する。

〔従来の技術〕

表面に酸化膜の形成された２枚のシリコンウェーハを重
ね合わせた後、熱処理を施して相互に接着し、次いで、
一方のノリコンウェーハを薄膜化して製造する、いわゆ
る張り合わせＳＯ■基板は、これをＬＳＩ用基板として
使用した時に、集積度の向上、素子特性の高速化、耐放
射線特性の向上環の面で優れた成果が得られる６本発明
は、この張り合わせＳｏｌ基板の製造方法の改良に関す
るものである。

従来のＳＯ■基板の製造方法を、第３図を参照して説明
する。まず、同図（ａ）に示すように、オリエンテーシ
ョンフラットの形成された２枚のシリコンウェーハト２
の表面をそれぞれ鏡面仕上げし、同図（ｂ）に示すよう
に、一方のシリコンウェーハ、例えばシリコンウェーハ
１を酸化して表面に二酸化シリコン膜３を形成した後、
同図（Ｃ）に示すように、重ね合わせて９００°Ｃ乃至
１．０００°Ｃの温度においてアニールを施して両者を
接着する。この時の接着面の引張り強度は約２、０００
　ｇ／ｃｍ”であり、以後に実行される半導体装置の製
造工程において剥離することはない。

次に、同図（ｄ）に示すように、一方のシリコンウェー
ハｌの表面を研削し、さらに１ｎ程度研磨して表面の欠
陥を除去して５ｎ厚程度に薄膜化する。この薄膜化され
たシリコン層に素子が形成される。

〔発明が解決しようとする課題］ 張り合わせＳＯＩ基板は、素子形成側のシリコン層が薄
く、かつ、均一であるほど、素子形成後のデバイス特性
が良好であり、また、素子間分離も容易である。したが
って、素子形成側のシリコン層をいかに均一に、かつ、
薄く形成するかということがＳｏｌ基板開発の中心課題
である。従来の方法を使用して製造された６インチのＳ
ｏｌ基板においては、薄膜化された素子形成側のシリコ
ン層の厚さは５ｎ程度であり、また、膜厚のばらつきは
面内において２ｎ程度である。この膜厚のばらつきは、
張り合わせＳＯＩ基板の支持側シリコンウェーハの厚み
のばらつき（ＴＴＶ　；　　ＴｏｔａｌＴｈｉｃｋｎｅ
ｓｓ　Ｖａｒｉａｔｉｏｎ）が２〜３ｎあることに起因
している。

オリエンテーションフラットの形成されていない円形の
ウェーハを両面研磨すると、厚みのばらつき（ＴＴＶ）
が０．８ｎ程度の良好なウェーハを作製できることが知
られている。しかしながら、半導体装置の製造に使用す
るにはオリエンテーションフラットを形成しなければな
らない。

円形のウェーハを両面研磨して厚みのばらつき（ＴＴＶ
）の少ないウェーハを形成した後にオリエンテーション
フラットを形成し、これを支持側ウェーハとして使用す
れば、素子形成側ウェーハの膜厚のばらつきを少なくす
ることが可能であるが、オリエンテーションフラット形
成時及びオリエンテーションフラット部分の面取り時に
支持側ウェーハ表面に欠陥が導入されたり、表面に汚染
物が付着する可能性がある。支持側ウェーへの表面に欠
陥が導入されていたり、或いは、汚染物が付着している
状態で素子形成側ウェーハと接着して５０１基板を製造
すると、素子作成後のデバイス特性の劣化の原因となる
。

本発明の目的は、この欠点を解消することにあり、素子
形成側の半導体層の厚さが薄く、膜厚のばらつきの少な
いＳＯ■基板を、張り合わせ界面に欠陥及び汚染物が導
入されることなく製造することを可能にする張り合わせ
ＳＯｒ基板の製造方法を提供することにある。

〔課題を解決するための手段〕

上記の目的は、素子形成側半導体ウェーハ（１）と支持
側半導体ウェーハ（２）とを絶縁膜（３）を介して接着
し、前記の素子形成側半導体ウェーハ（１）を研磨して
その厚さを減少する工程を有する半導体装置の製造方法
において、少なくとも前記の支持側半導体ウェーハ（２
）には円形の半導体ウェーハを使用して、前記の素子形
成側半導体ウェーハ（１）と接着した後にオリエンチー
シランフラット（４）を形成する半導体装置の製造方法
によって達成される。

〔作用〕

本発明に係るＳＯ■基板の製造方法においては、オリエ
ンチーシランフラットの形成されていない円形の半導体
ウェーハを両面研磨して厚さのばらつき（ＴＴＶ）の少
ない支持側半導体ウェーハを作製し、これに素子形成側
半導体ウェーハを接着するので、素子形成側半導体ウェ
ーハの膜厚のばらつきが少なくなる。しかも、接着後に
支持側半導体ウェーハのオリエンテーションフラットを
形成し、面取り加工をするので、接着面に欠陥が導入さ
れたり、汚染物が付着する可能性はなくなる。

接着後のオリエンテーションフラット作成時及びオリエ
ンテーションフラット面取り時に素子形成側半導体ウェ
ーハ表面に欠陥が発生したり、汚染物が付着しても、以
後の薄膜化工程における研削・研磨によって除去される
ので何等問題はない。

〔実施例〕

以下、図面を参照しつ＼、本発明の一実施例に係るＳｏ
ｌ基板の製造方法について説明する。

第１図参照 同図（ａ）に示すように、オリエンテーションフラット
の形成された素子形成側シリコンウェーハ１と円形の支
持側シリコンウェーハ２との表面をそ件ぞれ鏡面仕上げ
する。

同図（ｂ）に示すように、素子形成側シリコンウェーハ
１の表面を熱酸化して１〜２ｎ厚の二酸化シリコン膜３
を形成する。

同図（Ｃ）に示すように、素子形成側シリコンウェーハ
１と支持側シリコンウェーハ２とを重ね合わせた後、９
００℃乃至１，０００°Ｃの温度に昇温して熱処理を施
し、両者を接着する。

同図（ｄ）に示すように、ダイサを使用して支持側シリ
コンウェーハ２にオリエンテーションフラットを形成し
、面取り研磨を行う。

ところで、ＳＯＩ基板に半導体デバイスを作製した後に
、フルカットしてチップに切り離すのであれば、支持側
シリコンウェーハ２のオリエンテーションフラットの方
位を特定する必要はないが、ハーフカントしてチップに
切り離す場合には、オリエンテーションフラットの面方
位を＋１１０１にする必要があるため、予め、支持側シ
リコンウェーハ２の側面に方位を示す印を付けておき、
その位置に素子形成側シリコンウェーハ１のオリエンテ
ーションフラットが対応するように重ね合わせて接着す
る必要がある。

なお、素子形成側シリコンウェーハ１にも円形のシリコ
ンウェーハを使用し、円形の支持側ンリコンウエーハ２
と接着した後に、両者に同時にオリエンテーションフラ
ットを形成するようにしてもよい。た−し、半導体デバ
イス作成後にハーフカットしてチップに切り離す場合に
は、素子形成側シリコンウェーハ１と支持側シリコンウ
ェーハ２との方位が一致するように重ね合わせて接着し
、Ｎ　１０１面にオリエンテーションフラットを形成す
るようにする。

次いで、同図（ｅ）に示すように、素子形成側シリコン
ウェーハ１を研削し、更に１ｎ厚程度研磨して薄膜化す
る。

第２図参照 第２図は、支持側ウェーハ２の厚さのばらつき（ＴＴＶ
）と研磨後の素子形成側ウェーハ１の膜厚のばらつきと
の関係を実験により求めたグラフである。支持側ウェー
ハ２の厚さのばらつき（ＴＴＶ）は、本発明の方法を使
用した場合には、０．８ｎ程度になり、従来の値（２〜
３ｎ）に比べて大幅に改善されるので、第２図から明ら
かなように、素子形成側ウェーハ１の膜厚のばらつきは
、従来のばらつきの半分以下に減少し、それに応答して
素子形成側ウェーハ１の膜厚のＦｊ膜化が可能になる。

〔発明の効果〕

以上説明せるとおり、本発明に係る半導体装置の製造方
法においては、円形の半導体ウェーハの両面を研磨して
厚さのばらつきの少ない支持側半導体ウェーハを作製し
、それと素子形成側半導体ウェーハとを接着するので、
素子形成側半導体ウェーハの膜厚のばらつきが少なくな
り、それに応答して素子形成側半導体ウェーハの膜厚を
薄くすることが可能になる。また、円形の支持側半導体
ウェーハと素子形成側半導体ウェーハとが接着された後
に、支持側半導体ウェーハにオリエンチーシランフラッ
トが形成されるので、両者の接着界面に欠陥が導入され
たり、汚染物が付着したりすることがなくなり、このＳ
ｏ１基板に半導体デバイスを形成した場合のデバイス特
性の劣化が発生しなくなる。

【図面の簡単な説明】

第１図は、本発明の一実施例に係るＳＯＩ基板製造の工
程図である。 第２図は、支持側ウェーハの厚さのばらつき（ＴＴＶ）
と素子形成側ウェーハの膜厚のばらつきとの関係を示す
図である。 第３図は、従来技術に係るＳＯ■基板製造の工程図であ
る。 １・・・素子形成側半導体ウェーハ、 ２・・・支持側半導体ウェーハ、 ３・・・絶縁膜、 ４・・・オリエンテーションフラント。

Claims (1)

1. 【特許請求の範囲】 素子形成側半導体ウェーハ（１）と支持側半導体ウェー
   ハ（２）とを絶縁膜（３）を介して接着し、前記素子形
   成側半導体ウェーハ（１）を研磨してその厚さを減少す
   る工程を有する半導体装置の製造方法において、 少なくとも前記支持側半導体ウェーハ（２）には円形の
   半導体ウェーハを使用して、前記素子形成側半導体ウェ
   ーハ（１）と接着した後にオリエンテーションフラット
   （４）を形成する ことを特徴とする半導体装置の製造方法。