JPH0448650A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0448650A JPH0448650A JP2156319A JP15631990A JPH0448650A JP H0448650 A JPH0448650 A JP H0448650A JP 2156319 A JP2156319 A JP 2156319A JP 15631990 A JP15631990 A JP 15631990A JP H0448650 A JPH0448650 A JP H0448650A
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- Japan
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- transistor
- polycrystalline
- conductive layer
- gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、完全ＣＭＯ３型ＳＲＡＭと称されている半導
体メモリに関するものである。
体メモリに関するものである。
［発明の概要］
本発明は、上記の様な半導体メモリにおいて、駆動用ト
ランジスタのゲート電極上に延在している導電層で負荷
用トランジスタの活性領域を形成し、且つこの活性領域
の上層にそのゲート電極を配し下層に電源線を配するこ
とによって、データ保持特性を向上させ且つ製造歩留り
及び信顛性をも高めたものである。
ランジスタのゲート電極上に延在している導電層で負荷
用トランジスタの活性領域を形成し、且つこの活性領域
の上層にそのゲート電極を配し下層に電源線を配するこ
とによって、データ保持特性を向上させ且つ製造歩留り
及び信顛性をも高めたものである。
第４図は完全ＣＭＯ３型ＳＲＡＭのメモリセルを示して
おり、このメモリセルは一対の駆動用ｎＭＯ３）ランジ
スタ１１．１２と一対の転送用ｎＭＯＳトランジスタ１
３．１４と一対の負荷用ＰＭＯ３）ランジスタ１５．１
６とで構成されている。
おり、このメモリセルは一対の駆動用ｎＭＯ３）ランジ
スタ１１．１２と一対の転送用ｎＭＯＳトランジスタ１
３．１４と一対の負荷用ＰＭＯ３）ランジスタ１５．１
６とで構成されている。
ｎＭＯＳトランジスタ１１．１２のソース領域には、接
地電源線２１が接続されている。また、ワード線２２が
ｎＭＯ３）ランジスタ１３．１４のゲート電極となって
おり、これらのｎＭＯ３）ランジスタ１３、工４の各々
の一方のソース・ドレイン領域にビット１ＩＡ２３．２
４が接続されている。更に、ＰＭＯＳトランジスタ１５
．１６のソース領域には、駆動電源線２５が接続されて
いる。
地電源線２１が接続されている。また、ワード線２２が
ｎＭＯ３）ランジスタ１３．１４のゲート電極となって
おり、これらのｎＭＯ３）ランジスタ１３、工４の各々
の一方のソース・ドレイン領域にビット１ＩＡ２３．２
４が接続されている。更に、ＰＭＯＳトランジスタ１５
．１６のソース領域には、駆動電源線２５が接続されて
いる。
この様な完全ＣＭＯ３型ＳＲＡＭの一種に、２ＭＯ３）
ランジスタ１５．１６を多結晶Ｓｉ薄膜トランジスタで
形成したものがあり、第５図はその一従来例を示してい
る（例えば、ＩＥＤＭ８８２、４８〜５１）。
ランジスタ１５．１６を多結晶Ｓｉ薄膜トランジスタで
形成したものがあり、第５図はその一従来例を示してい
る（例えば、ＩＥＤＭ８８２、４８〜５１）。
この−従来例では、ｎＭＯ３）ランジスタ１１．１２の
ゲート電極と接地電源線２１とワード線２２とが、Ｓｉ
基体上の第１層目の導電層であるポリサイド層３１〜３
４で形成されている。
ゲート電極と接地電源線２１とワード線２２とが、Ｓｉ
基体上の第１層目の導電層であるポリサイド層３１〜３
４で形成されている。
また、ｐＭＯ３）ランジスタ１５．１６のゲート電極が
第２層目の導電層である多結晶Ｓｉ層３５．３６で形成
されており、ｐＭＯ３）ランジスタ１５．１６の活性領
域と駆動電源線２５とは第３層目の導電層である多結晶
Ｓｉ層３７．３８で形成されている。
第２層目の導電層である多結晶Ｓｉ層３５．３６で形成
されており、ｐＭＯ３）ランジスタ１５．１６の活性領
域と駆動電源線２５とは第３層目の導電層である多結晶
Ｓｉ層３７．３８で形成されている。
ところが、この−従来例では、ｐＭＯｓトランジスタ１
５．１６の活性領域がゲート電極よりも上層の導電層で
形成されているので、ソース・ドレイン領域をゲート電
極に対して自己整合的に形成することができない。
５．１６の活性領域がゲート電極よりも上層の導電層で
形成されているので、ソース・ドレイン領域をゲート電
極に対して自己整合的に形成することができない。
このため、ソース・ドレイン領域にマスク合わせ余裕が
必要であり、その分だけゲート長が短いので、ＰＭＯＳ
トランジスタ１５．１６のオフ電流が多い。従って、こ
の−従来例では、データ保持特性が必ずしも良好ではな
い。
必要であり、その分だけゲート長が短いので、ＰＭＯＳ
トランジスタ１５．１６のオフ電流が多い。従って、こ
の−従来例では、データ保持特性が必ずしも良好ではな
い。
また、第５図から明らかな様に、１本の駆動電源線２５
が実際は別個の多結晶５ｉｉｉ３７．３８で形成されて
いる。従って、抵抗負荷型ＳＲＡＭに比べて構造やパタ
ーンが複雑であり、その分だけ製造歩留りが低い。
が実際は別個の多結晶５ｉｉｉ３７．３８で形成されて
いる。従って、抵抗負荷型ＳＲＡＭに比べて構造やパタ
ーンが複雑であり、その分だけ製造歩留りが低い。
また、図示されてはいないが、ビット線２３．２４が第
４層目の導電層で形成されている。このため、ｐＭＯ３
）ランジスタ１５．１６のチャフル領域がビット線２３
．２４の電位の影響を受け、ｐＭＯＳトランジスタ１５
．１６の特性が変動する。従って、この−従来例では、
信軌性が必ずしも高くない。
４層目の導電層で形成されている。このため、ｐＭＯ３
）ランジスタ１５．１６のチャフル領域がビット線２３
．２４の電位の影響を受け、ｐＭＯＳトランジスタ１５
．１６の特性が変動する。従って、この−従来例では、
信軌性が必ずしも高くない。
本発明による半導体メモリでは、駆動用トランジスタ１
１．１２及び転送用トランジスタ１３．１４の各々のゲ
ート電極が半導体基体４１上の第１の導電層４３〜４５
．形成されており、前記駆動用トランジスタ１１．１２
のソース領域４２ａ、４２ｃに電気的に接続される電源
線２１が前記第１の導電層４３〜４５よりも上層の第２
の導電層４７で形成されており、負荷用トランジスタ１
５．１６の活性領域が前記第２の導電層４７よりも上層
で且つ前記駆動用トランジスタ１１．１２の前記ゲート
電極上に延在している第３の導電層４８で形成されてお
り、前記負荷用トランジスタ１５．１６のゲート電極が
前記第３の導電層４８よりも上層の第４の導電層５１．
５２で形成されている。
１．１２及び転送用トランジスタ１３．１４の各々のゲ
ート電極が半導体基体４１上の第１の導電層４３〜４５
．形成されており、前記駆動用トランジスタ１１．１２
のソース領域４２ａ、４２ｃに電気的に接続される電源
線２１が前記第１の導電層４３〜４５よりも上層の第２
の導電層４７で形成されており、負荷用トランジスタ１
５．１６の活性領域が前記第２の導電層４７よりも上層
で且つ前記駆動用トランジスタ１１．１２の前記ゲート
電極上に延在している第３の導電層４８で形成されてお
り、前記負荷用トランジスタ１５．１６のゲート電極が
前記第３の導電層４８よりも上層の第４の導電層５１．
５２で形成されている。
［作用〕
本発明による半導体メモリでは、負荷用トランジスタ１
５．１６のゲート電極が活性領域よりも上層の導電層５
１．５２で形成されているので、ソース・ドレイン領域
をゲート電極に対して自己整合的に形成することができ
る。従って、ソース・ドレイン領域にマスク合わせ余裕
が不要であり、ゲート長が長いので、負荷用トランジス
タ１５、１６のオフ電流が少ない。
５．１６のゲート電極が活性領域よりも上層の導電層５
１．５２で形成されているので、ソース・ドレイン領域
をゲート電極に対して自己整合的に形成することができ
る。従って、ソース・ドレイン領域にマスク合わせ余裕
が不要であり、ゲート長が長いので、負荷用トランジス
タ１５、１６のオフ電流が少ない。
また、負荷用トランジスタ１５．１６の活性領域が形成
されている導電層４８が駆動用トランジスタ１１．１２
のゲート電極上に延在しているので、抵抗負荷型の半導
体メモリと同し型である。
されている導電層４８が駆動用トランジスタ１１．１２
のゲート電極上に延在しているので、抵抗負荷型の半導
体メモリと同し型である。
また、負荷用トランジスタ１５．１６の活性領域が形成
されている導電層４８が、電源線２１が形成されている
導電層４７と負荷用トランジスタ１５．１６のゲート電
極が形成されている導電層５１．５２とに挟まれている
。従って、負荷用トランジスタ１５．１６のチャネル領
域が他の導電層の電位の影響を受けるのを防止して、負
荷用トランジスタ１５．１６の特性が変動するのを抑制
することができる。
されている導電層４８が、電源線２１が形成されている
導電層４７と負荷用トランジスタ１５．１６のゲート電
極が形成されている導電層５１．５２とに挟まれている
。従って、負荷用トランジスタ１５．１６のチャネル領
域が他の導電層の電位の影響を受けるのを防止して、負
荷用トランジスタ１５．１６の特性が変動するのを抑制
することができる。
以下、第４図に示した完全ＣＭＯ３型ＳＲＡＭに適用し
た本発明の第１及び第２実施例を、第１図〜第３図を参
照しながら説明する。
た本発明の第１及び第２実施例を、第１図〜第３図を参
照しながら説明する。
第１図が、第１実施例を示している。この第１実施例で
は、Ｓｉ基体４１（第３図）中に、ｎＭＯＳトランジス
タ１１〜１４のソース・ドレイン領域であるｎ゛拡散層
４２ａ〜４２ｇが形成されている。
は、Ｓｉ基体４１（第３図）中に、ｎＭＯＳトランジス
タ１１〜１４のソース・ドレイン領域であるｎ゛拡散層
４２ａ〜４２ｇが形成されている。
また、ｎＭＯ３）ランジスタ１１．１２のゲート電極と
ワード線２２とが、Ｓｉ基体４１上の第１層目の多結晶
Ｓｉ層４３〜４５で形成されている。
ワード線２２とが、Ｓｉ基体４１上の第１層目の多結晶
Ｓｉ層４３〜４５で形成されている。
多結晶Ｓｉ層４３はコンタクト孔４６ａ、４６ｂを介し
てｎ゛拡散層４２ｄ、４２ｆに埋込みコンタクトされて
おり、多結晶Ｓｔ層４４はコンタクト孔４６ｃを介して
ｎ゛拡散層４２ｂに埋込みコンタクトされている。
てｎ゛拡散層４２ｄ、４２ｆに埋込みコンタクトされて
おり、多結晶Ｓｔ層４４はコンタクト孔４６ｃを介して
ｎ゛拡散層４２ｂに埋込みコンタクトされている。
接地電源線２１は第２層目の多結晶Ｓｉ層４７で形成さ
れており、この多結晶Ｓｉ層４７はｎＭＯｓトランジス
タ１１．１２のソース領域であるｎ“拡散層４２ａ、４
２ｃにコンタクト孔４６ｄ、４６ｅを介して接続されて
いる。
れており、この多結晶Ｓｉ層４７はｎＭＯｓトランジス
タ１１．１２のソース領域であるｎ“拡散層４２ａ、４
２ｃにコンタクト孔４６ｄ、４６ｅを介して接続されて
いる。
ｐＭＯ３）ランジスタ１５．１６の活性領域と駆動電源
線２５とは第３層目の多結晶Ｓｉ層４８で形成されてお
り、ＰＭＯＳトランジスタ１５．１６のゲート電極は第
４層目の多結晶Ｓｉ層５１．５２で形成されている。
線２５とは第３層目の多結晶Ｓｉ層４８で形成されてお
り、ＰＭＯＳトランジスタ１５．１６のゲート電極は第
４層目の多結晶Ｓｉ層５１．５２で形成されている。
ｐＭＯｓトランジスタエ５．１６のソース・ドレイン領
域と駆動電源線２５とは、多結晶Ｓｉ層５１．５２をマ
スクにしたｐ型不純物のイオン注入によって、多結晶Ｓ
ｉ層５１．５２つまりゲート電極に対して自己整合的に
形成されている。
域と駆動電源線２５とは、多結晶Ｓｉ層５１．５２をマ
スクにしたｐ型不純物のイオン注入によって、多結晶Ｓ
ｉ層５１．５２つまりゲート電極に対して自己整合的に
形成されている。
従って、多結晶Ｓｉ層４８のうちで多結晶Ｓｉ層５工と
の重畳部分がｐＭＯ３）ランジスタ１５のチャネル領域
になっており、多結晶Ｓｉ層５２との重畳部分がｐＭＯ
５）ランジスタ１６のチャネル領域になっている。
の重畳部分がｐＭＯ３）ランジスタ１５のチャネル領域
になっており、多結晶Ｓｉ層５２との重畳部分がｐＭＯ
５）ランジスタ１６のチャネル領域になっている。
多結晶Ｓｉ層４８のうちのＰＭＯＳトランジスタ１５．
１６のドレイン領域は、コンタクト孔４６ｆ、４６ｇを
介して、多結晶Ｓｉ層４４．４３っまりｎＭＯｓトラン
ジスタ１２．１１のゲート電極に接続されている。
１６のドレイン領域は、コンタクト孔４６ｆ、４６ｇを
介して、多結晶Ｓｉ層４４．４３っまりｎＭＯｓトラン
ジスタ１２．１１のゲート電極に接続されている。
また、多結晶Ｓｉ層５２つまりｐＭＯｓトランジスタ１
６のゲート電極は、コンタクト孔４６ｈを介して、多結
晶５ｉＪｉ４８のうちのｐＭＯ３）ランジスタ１５のド
レイン６１域に接続されている。
６のゲート電極は、コンタクト孔４６ｈを介して、多結
晶５ｉＪｉ４８のうちのｐＭＯ３）ランジスタ１５のド
レイン６１域に接続されている。
なお、多結晶Ｓｉ層４８のうちのｐＭＯｓトランジスタ
１５．１６の活性領域つまりチャネル領域とソース・ド
レイン領域とは、第１図から明らかな様に、多結晶Ｓｉ
層４４．４３つまりｎＭＯ３トランジスタ１２．１１の
ゲート電極上に延在している。
１５．１６の活性領域つまりチャネル領域とソース・ド
レイン領域とは、第１図から明らかな様に、多結晶Ｓｉ
層４４．４３つまりｎＭＯ３トランジスタ１２．１１の
ゲート電極上に延在している。
多結晶Ｓｉ層５１つまりｐＭＯｓトランジスタ１５のゲ
ート電極は、コンタクト孔４６ｉ、４６ｊと第５層目の
多結晶Ｓｉ層５３とを介して、多結晶Ｓｉ層４８のうち
のｐＭＯｓトランジスタ１６のドレイン領域に接続され
ている。
ート電極は、コンタクト孔４６ｉ、４６ｊと第５層目の
多結晶Ｓｉ層５３とを介して、多結晶Ｓｉ層４８のうち
のｐＭＯｓトランジスタ１６のドレイン領域に接続され
ている。
ビット線２３．２４は多結晶Ｓｉ層５３の次の上層の導
電層であるＡ１層で形成されており、これらのＡ１層は
ｎＭＯ３）ランジスタ１３．１４の一方のソース・ドレ
イン領域であるｎ゛拡散層４２ｅ、４２ｇに接続されて
いる。
電層であるＡ１層で形成されており、これらのＡ１層は
ｎＭＯ３）ランジスタ１３．１４の一方のソース・ドレ
イン領域であるｎ゛拡散層４２ｅ、４２ｇに接続されて
いる。
第２図及び第３図は、第２実施例を示している。
この第２実施例は、第２図に示す様に、多結晶ＳｉＪ！
１５１つまりｐＭＯ３）ランジスタ１５のゲート電極が
コンタクト孔４６ｋを介して多結晶Ｓｉ層４３つまりｎ
ＭＯＳトランジスタ１１のゲート電極に接続されており
、このために接地電源線２１である多結晶Ｓｉ層４７に
開口５４が形成されていることを除いて、第１図に示し
た第１実施例と実質的に同様の構成を有している。
１５１つまりｐＭＯ３）ランジスタ１５のゲート電極が
コンタクト孔４６ｋを介して多結晶Ｓｉ層４３つまりｎ
ＭＯＳトランジスタ１１のゲート電極に接続されており
、このために接地電源線２１である多結晶Ｓｉ層４７に
開口５４が形成されていることを除いて、第１図に示し
た第１実施例と実質的に同様の構成を有している。
従ってこの第２実施例では、第１実施例における多結晶
Ｓｉ層５３が不要であり、その分だけ製造工程が短い。
Ｓｉ層５３が不要であり、その分だけ製造工程が短い。
また、第３図に示す様に、ｐＭＯＳトランジスタ１６の
チャネル領域１６ａは、そのゲート電極である多結晶Ｓ
ｉ層５２と接地電源線２１である多結晶Ｓｉ層４７とに
上下から挟まれている。
チャネル領域１６ａは、そのゲート電極である多結晶Ｓ
ｉ層５２と接地電源線２１である多結晶Ｓｉ層４７とに
上下から挟まれている。
従って、チャネル領域１６ａがビット線２４やｎ゛拡散
層４２ｂ、４２ｄ等の電位の影響を受けず、ｐＭＯ３）
ランジスタ１６の特性が変動しない、なお、多結晶Ｓｉ
層５２と多結晶Ｓｉ層４７との上下関係が逆であっても
同様の効果を奏することができる。またこれらのことは
、ｐＭＯ３）ランジスタ１５や既述の第１実施例におい
ても同様である。
層４２ｂ、４２ｄ等の電位の影響を受けず、ｐＭＯ３）
ランジスタ１６の特性が変動しない、なお、多結晶Ｓｉ
層５２と多結晶Ｓｉ層４７との上下関係が逆であっても
同様の効果を奏することができる。またこれらのことは
、ｐＭＯ３）ランジスタ１５や既述の第１実施例におい
ても同様である。
本発明による半導体メモリでは、負荷用トランジスタの
オフを流が少ないので、データ保持特性が優れている。
オフを流が少ないので、データ保持特性が優れている。
また、本発明による半導体メモリは、抵抗負荷型の半導
体メモリと同じ型であるので、構造やパターンレイアウ
トが単純であり、製造歩留りが高い。
体メモリと同じ型であるので、構造やパターンレイアウ
トが単純であり、製造歩留りが高い。
また、負荷用トランジスタのチャネル領域が他の導電層
の電位の影響を受けるのを防止して、負荷用トランジス
タの特性が変動するのを抑制することができるので、信
軌性が高い。
の電位の影響を受けるのを防止して、負荷用トランジス
タの特性が変動するのを抑制することができるので、信
軌性が高い。
第１図及び第２図は本発明の夫々第１及び第２実施例の
平面図、第３図は第２図の■−■線に沿う側断面図、第
４図は本発明を適用し得る完全０ＭＯ３型ＳＲＡＭの等
価回路図である。 第５図は本発明の一従来例の平面図である。 なお図面に用いた符号において、 １１ 、１２−−−−−−−−一駆動用ｎＭＯ３）ラン
ジスタ１３、１４−・−−−−−一転送用ｎＭＯＳｈラ
ンジスタ１５．１６・−−−一−−−−−負荷用ｐＭＯ
Ｓトランジスタ２ ｔ−−−−ｍ−−−−−−・・・−
−−ｍ−接地電源線４１−−−−−−−−−−−−−−
Ｓ ｉ基体４２ａ、４２ｃｍ・−−−−ｎ ”拡散層
４３．４４，４５，４７．４８，５１．５２・＝−・・
−・多結晶Ｓｉ層 である。
平面図、第３図は第２図の■−■線に沿う側断面図、第
４図は本発明を適用し得る完全０ＭＯ３型ＳＲＡＭの等
価回路図である。 第５図は本発明の一従来例の平面図である。 なお図面に用いた符号において、 １１ 、１２−−−−−−−−一駆動用ｎＭＯ３）ラン
ジスタ１３、１４−・−−−−−一転送用ｎＭＯＳｈラ
ンジスタ１５．１６・−−−一−−−−−負荷用ｐＭＯ
Ｓトランジスタ２ ｔ−−−−ｍ−−−−−−・・・−
−−ｍ−接地電源線４１−−−−−−−−−−−−−−
Ｓ ｉ基体４２ａ、４２ｃｍ・−−−−ｎ ”拡散層
４３．４４，４５，４７．４８，５１．５２・＝−・・
−・多結晶Ｓｉ層 である。
Claims (1)
- 【特許請求の範囲】 第１導電型のＭＯＳトランジスタから成る一対の駆動用
トランジスタ及び第２導電型のＭＯＳトランジスタから
成る一対の負荷用トランジスタで構成されているフリッ
プフロップと、ＭＯＳトランジスタから成る一対の転送
用トランジスタとでメモリセルが構成されている半導体
メモリにおいて、 前記駆動用トランジスタ及び前記転送用トランジスタの
各々のゲート電極が半導体基体上の第１の導電層で形成
されており、 前記駆動用トランジスタのソース領域に電気的に接続さ
れる電源線が前記第１の導電層よりも上層の第２の導電
層で形成されており、 前記負荷用トランジスタの活性領域が前記第２の導電層
よりも上層で且つ前記駆動用トランジスタの前記ゲート
電極上に延在している第３の導電層で形成されており、 前記負荷用トランジスタのゲート電極が前記第３の導電
層よりも上層の第４の導電層で形成されている半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02156319A JP3089647B2 (ja) | 1990-06-14 | 1990-06-14 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02156319A JP3089647B2 (ja) | 1990-06-14 | 1990-06-14 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0448650A true JPH0448650A (ja) | 1992-02-18 |
| JP3089647B2 JP3089647B2 (ja) | 2000-09-18 |
Family
ID=15625201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02156319A Expired - Fee Related JP3089647B2 (ja) | 1990-06-14 | 1990-06-14 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3089647B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2919131B2 (ja) * | 1991-10-22 | 1999-07-12 | 株式会社イトーキクレビオ | 椅子の傾動制御装置 |
| JPH05111413A (ja) * | 1991-10-22 | 1993-05-07 | Itoki Crebio Corp | 椅子の傾動制御装置 |
| JPH06327533A (ja) * | 1993-05-20 | 1994-11-29 | Okamura Corp | 椅 子 |
-
1990
- 1990-06-14 JP JP02156319A patent/JP3089647B2/ja not_active Expired - Fee Related
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|---|---|
| JP3089647B2 (ja) | 2000-09-18 |
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