JPH0448715A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0448715A JPH0448715A JP2157302A JP15730290A JPH0448715A JP H0448715 A JPH0448715 A JP H0448715A JP 2157302 A JP2157302 A JP 2157302A JP 15730290 A JP15730290 A JP 15730290A JP H0448715 A JPH0448715 A JP H0448715A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 claims description 14
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- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052804 chromium Inorganic materials 0.000 abstract description 4
- 239000011651 chromium Substances 0.000 abstract description 4
- 238000000059 patterning Methods 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体装置の製造方法に関し、特に微細なパタ
ーンを精度良く形成するための方法に関する。
ーンを精度良く形成するための方法に関する。
近年リソグラフィー技術、エツチング技術等の微細加工
技術の進歩により、ＬＳＩの設計寸法は年々小さくなり
、サブミクロンの領域に達しており、微妙な寸法変化が
ＬＳＩの特性に大きな影響を与えている。このため、微
細なパターンを設計寸法通り形成することは非常に重要
なこととなっている。
技術の進歩により、ＬＳＩの設計寸法は年々小さくなり
、サブミクロンの領域に達しており、微妙な寸法変化が
ＬＳＩの特性に大きな影響を与えている。このため、微
細なパターンを設計寸法通り形成することは非常に重要
なこととなっている。
第７図は従来例を説明するための断面図である。
第７図に示すように、シリコン基板ｌ上にフィールド酸
化膜２とゲート酸化膜３を形成し、その上に４０００
Ａ程度のゲート電極層４が形成され、ゲート電極形成の
ためのポジ型フォトレジスト５が塗布されている。ポジ
型フォトレジストはゲート電極パターン形成のため、石
英ガラスにクロムをパターンニングして形成したレチク
ル２０を用いて露光される。露光された部分は現像液に
より除去され、ゲート電極のフォトレジストパターン７
．８が形成される（第８図）。
化膜２とゲート酸化膜３を形成し、その上に４０００
Ａ程度のゲート電極層４が形成され、ゲート電極形成の
ためのポジ型フォトレジスト５が塗布されている。ポジ
型フォトレジストはゲート電極パターン形成のため、石
英ガラスにクロムをパターンニングして形成したレチク
ル２０を用いて露光される。露光された部分は現像液に
より除去され、ゲート電極のフォトレジストパターン７
．８が形成される（第８図）。
第９図は、第８図において、繰り返しパターンが並んで
いてパターン間隔が２． ＯＦ ｍ程度以下の密なパタ
ーン７の寸法りと、周りにパターンがないパターン間隔
が２． Ｏｐ ｍ程度以上の疎なパターン８の寸法りと
をウェハ内で５点測定し、グラフにしたものである。０
．６ｐ ｍの設計寸法に対し、密なパターン７はほぼ設
計通りフォトレジストがパターンニングされているが、
疎なパターン８では設計寸法より０．ｌｐｍ程度寸法が
太ってしまっている。
いてパターン間隔が２． ＯＦ ｍ程度以下の密なパタ
ーン７の寸法りと、周りにパターンがないパターン間隔
が２． Ｏｐ ｍ程度以上の疎なパターン８の寸法りと
をウェハ内で５点測定し、グラフにしたものである。０
．６ｐ ｍの設計寸法に対し、密なパターン７はほぼ設
計通りフォトレジストがパターンニングされているが、
疎なパターン８では設計寸法より０．ｌｐｍ程度寸法が
太ってしまっている。
この原因は、密なパターンでは隣りのパターンの影響で
光強度変化（近接効果）が起こっているが、疎なパター
ンでは隣りのパターンがかなり離れているため近接効果
の影響を受けないためである。
光強度変化（近接効果）が起こっているが、疎なパター
ンでは隣りのパターンがかなり離れているため近接効果
の影響を受けないためである。
この効果はパターン間隔の設計寸法が小さいほど顕著に
でる。
でる。
この従来例ではゲート電極の形成工程について述べたが
、他の工程についても同様の効果が生じる。
、他の工程についても同様の効果が生じる。
この従来の露光方法ではパターン密度の密なパターンと
疎なパターンで近接効果の差により設計寸法が同じでも
出来上りの寸法に差がでてしまうため、ゲート工程なら
ば、トランジスタ特性、フィールド工程ならば、素子分
離特性にバラツキが生じ、半導体集積回路の歩留り低下
や、性能の劣化を引き起こすという問題点があった。
疎なパターンで近接効果の差により設計寸法が同じでも
出来上りの寸法に差がでてしまうため、ゲート工程なら
ば、トランジスタ特性、フィールド工程ならば、素子分
離特性にバラツキが生じ、半導体集積回路の歩留り低下
や、性能の劣化を引き起こすという問題点があった。
本発明の目的は疎なパターンと密なパターンのレジスト
寸法差を少なくすることにより、従来の問題点を解決し
た半導体装置の製造方法を提供することにある。
寸法差を少なくすることにより、従来の問題点を解決し
た半導体装置の製造方法を提供することにある。
［課題を解決するための手段］
前記目的を達成するため、本発明に係る半導体装置の製
造方法においては、パターン密度の疎なパターンとパタ
ーン密度の密なパターンとからなる半導体集積回路パタ
ーンを半導体装置に形成する半導体装置の製造方法であ
って、 該半導体装置を露光する際に疎なパターンの周囲に回路
動作上必要のないダミーパターンを形成したレチクルを
用いて第１の露光を行い、その後、該ダミーパターンの
みを取り除くようなレチクルを用いて第２の露光を行う
ものである。
造方法においては、パターン密度の疎なパターンとパタ
ーン密度の密なパターンとからなる半導体集積回路パタ
ーンを半導体装置に形成する半導体装置の製造方法であ
って、 該半導体装置を露光する際に疎なパターンの周囲に回路
動作上必要のないダミーパターンを形成したレチクルを
用いて第１の露光を行い、その後、該ダミーパターンの
みを取り除くようなレチクルを用いて第２の露光を行う
ものである。
また、本発明においては、前記半導体装置を露光する際
に疎なパターン及び密なパターンの周囲に回路動作上必
要のないダミーパターンを形成したレチクルを用いて第
１の露光を行い、その後、該ダミーパターンのみを取り
除くようなレチクルを用いて第２の露光を行うものであ
る。
に疎なパターン及び密なパターンの周囲に回路動作上必
要のないダミーパターンを形成したレチクルを用いて第
１の露光を行い、その後、該ダミーパターンのみを取り
除くようなレチクルを用いて第２の露光を行うものであ
る。
本発明によれば、少なくとも疎なパターンの周囲に隣接
したダミーパターンを露光することにより、近接効果を
生じさせて露光時における該パターンの寸法誤差をなく
すものである。
したダミーパターンを露光することにより、近接効果を
生じさせて露光時における該パターンの寸法誤差をなく
すものである。
〔実施例］
次に本発明について図面を参照して説明する。
（実施例１）
第１図は本発明の実施例１の半導体チップを示す断面図
である。
である。
第１図において、シリコン基板ｌ上にフィールド酸化Ｍ
２とゲート酸化膜３とを形成し、その上に４０００人程
度０ゲート電極層４が形成され、ゲート電極パターン形
成のためのポジ型フォトレジスト５がｌｐｍ程度の厚さ
で塗布されている。ポジ型フォトレジスト５はゲート電
極パターン形成のため、石英ガラスにクロムをパターン
ニングして形成したレチクル６を用いて露光される。こ
の実施例では、従来例の第７図と違い疎なパターンＩＩ
に隣接するようにダミーパターン９． ｔｏを形成して
いるため、パターン１１は密なパターン１２と同様の近
接効果を受ける。露光終了後、レチクル６をダミーパタ
ーン９．ＩＯの除去のための露光用レチクル１３に換え
て第２図に示すように、１回目の露光で形成されたダミ
ーパターン９．ｌＯを露光する。このとき露光領域は露
光機のアライメント誤差を考慮して０．２μｍ程度大き
くなるようにレチクルを作製しておく。２回目の露光後
、現像を行う。現像により１回目に露光された部分と、
２回目に露光された１回目で形成されていたダミーパタ
ーン９．１０部が除去され、第３図に示すようなフォト
レジストパターンが形成される。この場合、疎なパター
ン１１は１回目にダミーパターン９．ｌＯと一体に露光
されているため、密なパターン１２と同等の近接効果を
受けており、疎、密パターン１１．１２での寸法変差は
従来の１／３以下に抑えることができる。
２とゲート酸化膜３とを形成し、その上に４０００人程
度０ゲート電極層４が形成され、ゲート電極パターン形
成のためのポジ型フォトレジスト５がｌｐｍ程度の厚さ
で塗布されている。ポジ型フォトレジスト５はゲート電
極パターン形成のため、石英ガラスにクロムをパターン
ニングして形成したレチクル６を用いて露光される。こ
の実施例では、従来例の第７図と違い疎なパターンＩＩ
に隣接するようにダミーパターン９． ｔｏを形成して
いるため、パターン１１は密なパターン１２と同様の近
接効果を受ける。露光終了後、レチクル６をダミーパタ
ーン９．ＩＯの除去のための露光用レチクル１３に換え
て第２図に示すように、１回目の露光で形成されたダミ
ーパターン９．ｌＯを露光する。このとき露光領域は露
光機のアライメント誤差を考慮して０．２μｍ程度大き
くなるようにレチクルを作製しておく。２回目の露光後
、現像を行う。現像により１回目に露光された部分と、
２回目に露光された１回目で形成されていたダミーパタ
ーン９．１０部が除去され、第３図に示すようなフォト
レジストパターンが形成される。この場合、疎なパター
ン１１は１回目にダミーパターン９．ｌＯと一体に露光
されているため、密なパターン１２と同等の近接効果を
受けており、疎、密パターン１１．１２での寸法変差は
従来の１／３以下に抑えることができる。
（実施例２）
前記実施例では、疎なパターンにダミーパターンを用い
た場合について説明したが、次に密なパターンの端部に
もダミーパターンを用いた場合について説明する。第４
図は実施例２の断面図である。
た場合について説明したが、次に密なパターンの端部に
もダミーパターンを用いた場合について説明する。第４
図は実施例２の断面図である。
第４図に示すように、シリコン基板ｌ上にフィルド酸化
膜２とゲート酸化膜３を形成し、その上に４０００人程
度０ゲート電極層４が形成され、ゲート電極パターン形
成のためのポジ型フォトレジスト５がｌｐｍ程度の厚さ
で塗布されている。ポジ型フォトレジスト５はゲート１
１極パターン形成のため、石英ガラスにクロムをパター
ン同士グして形成したレチクル１４を用いて１回目の露
光が行われる。
膜２とゲート酸化膜３を形成し、その上に４０００人程
度０ゲート電極層４が形成され、ゲート電極パターン形
成のためのポジ型フォトレジスト５がｌｐｍ程度の厚さ
で塗布されている。ポジ型フォトレジスト５はゲート１
１極パターン形成のため、石英ガラスにクロムをパター
ン同士グして形成したレチクル１４を用いて１回目の露
光が行われる。
実施例１では密なパターンの端のパターンの片側は近接
効果の影響を受けているが、もう一方の片側は近接効果
の影響を受けていないため、疎なパターンはどではない
が、密なパターン同士で寸法差を生じる。この実施例で
は密なパターン１２の端のパターン１７．１８にもダミ
ーパターン１５．１６を形成しているため、端パターン
１７．１８もレジスト寸法差を生じない、１回目の露光
後、レチクル１４をダミーパターン除去のための露光用
レチクル１９に交換して２回目の露光を行う（第５図）
、 ＩＩ光後後現像行いゲート電極レジストパターンが
形成される（第６図）、ここで、ゲート電極レジストパ
ターン１１．１？、 １２．１８の寸法は先に述べた理
由により、それぞれ設計寸法通り形成され、パターンに
よる寸法変差は従来の１／３以下に抑えられる。
効果の影響を受けているが、もう一方の片側は近接効果
の影響を受けていないため、疎なパターンはどではない
が、密なパターン同士で寸法差を生じる。この実施例で
は密なパターン１２の端のパターン１７．１８にもダミ
ーパターン１５．１６を形成しているため、端パターン
１７．１８もレジスト寸法差を生じない、１回目の露光
後、レチクル１４をダミーパターン除去のための露光用
レチクル１９に交換して２回目の露光を行う（第５図）
、 ＩＩ光後後現像行いゲート電極レジストパターンが
形成される（第６図）、ここで、ゲート電極レジストパ
ターン１１．１？、 １２．１８の寸法は先に述べた理
由により、それぞれ設計寸法通り形成され、パターンに
よる寸法変差は従来の１／３以下に抑えられる。
以上の実施例では、ゲート電極形成工程について述べた
が、フィールド形成工程等、他の工程でも同様の効果が
得られることは自明である。
が、フィールド形成工程等、他の工程でも同様の効果が
得られることは自明である。
〔発明の効果］
以上説明したように本発明は疎なパターンの周囲に隣接
したダミーパターンを露光し、近接効果の影響を密なパ
ターンと同等にすることにより、疎なパターンと密なパ
ターンのレジスト寸法差を少なくできる。さらに、密な
パターンの端部にダミーパターンを配置して露光を行う
ことにより、密なパターン同士でのレジスト寸法差を少
なくできるという効果を有する。
したダミーパターンを露光し、近接効果の影響を密なパ
ターンと同等にすることにより、疎なパターンと密なパ
ターンのレジスト寸法差を少なくできる。さらに、密な
パターンの端部にダミーパターンを配置して露光を行う
ことにより、密なパターン同士でのレジスト寸法差を少
なくできるという効果を有する。
第１図、第２図、第３図は本発明の実施例１を示す断面
図、第４図、第５図、第６図は本発明の実施例２を示す
断面図、第７図、第８図は従来例を説明するための断面
図、第９図はレジスト寸法と設計寸法とを比較した図で
ある。 １・・・シリコン基板 ２・・・フィールド酸化
膜３・・・ゲート酸化膜 ４・・・ゲート電極層
５・・・ポジ型フォトレジスト ６、１３． ＋４．１９．２０・・・レチクル７．１２
・・・密なレジストパターン ８．１１・・・疎なレジストパターン ９、１０．１５．１６・・・ダミーレジストパターン１
７．１８・・・端パターン
図、第４図、第５図、第６図は本発明の実施例２を示す
断面図、第７図、第８図は従来例を説明するための断面
図、第９図はレジスト寸法と設計寸法とを比較した図で
ある。 １・・・シリコン基板 ２・・・フィールド酸化
膜３・・・ゲート酸化膜 ４・・・ゲート電極層
５・・・ポジ型フォトレジスト ６、１３． ＋４．１９．２０・・・レチクル７．１２
・・・密なレジストパターン ８．１１・・・疎なレジストパターン ９、１０．１５．１６・・・ダミーレジストパターン１
７．１８・・・端パターン
Claims (2)
- （１）パターン密度の疎なパターンとパターン密度の密
なパターンとからなる半導体集積回路パターンを半導体
装置に形成する半導体装置の製造方法であって、 該半導体装置を露光する際に疎なパターンの周囲に回路
動作上必要のないダミーパターンを形成したレチクルを
用いて第１の露光を行い、その後、該ダミーパターンの
みを取り除くようなレチクルを用いて第２の露光を行う
ことを特徴とする半導体装置の製造方法。 - （２）前記半導体装置を露光する際に疎なパターン及び
密なパターンの周囲に回路動作上必要のないダミーパタ
ーンを形成したレチクルを用いて第１の露光を行い、そ
の後、該ダミーパターンのみを取り除くようなレチクル
を用いて第２の露光を行うことを特徴とする請求項第（
１）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157302A JPH0448715A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157302A JPH0448715A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448715A true JPH0448715A (ja) | 1992-02-18 |
Family
ID=15646694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157302A Pending JPH0448715A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448715A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817703A (ja) * | 1994-06-27 | 1996-01-19 | Nec Corp | パターン形成方法 |
| US5985699A (en) * | 1997-06-09 | 1999-11-16 | Nec Corporation | Method for designing semiconductor integrated circuit |
| US6235836B1 (en) | 1995-11-28 | 2001-05-22 | Hyundai Electronics Industries Co., Ltd. | Vinyl 4-t-butoxycarbonyloxbenzal-vinyl alcohol-vinylacetate copolymer and preparation method thereof |
| JP2002252165A (ja) * | 2001-02-27 | 2002-09-06 | Matsushita Electric Ind Co Ltd | ホールパターン形成方法 |
| US6553274B1 (en) | 1994-12-12 | 2003-04-22 | Fujitsu Limited | Method for designing reticle, reticle, and method for manufacturing semiconductor device |
| US6881991B2 (en) * | 1998-08-07 | 2005-04-19 | Ulvac Coating Corporation | Dry-etching method and apparatus, photomasks and method for the preparation thereof, and semiconductor circuits and method for the fabrication thereof |
| JP2016110367A (ja) * | 2014-12-05 | 2016-06-20 | 欣永立企業有限公司 | タッチ電極基板の構造及びその製造方法 |
-
1990
- 1990-06-15 JP JP2157302A patent/JPH0448715A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817703A (ja) * | 1994-06-27 | 1996-01-19 | Nec Corp | パターン形成方法 |
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| US6559228B2 (en) | 1995-11-28 | 2003-05-06 | Hyundai Electronics Industries Co. Ltd. | Vinyl 4-t-butoxycarbonyloxybenzal-vinyl 4-hydroxybenzal-vinyl alcohol-vinyl acetate copolymer |
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| JP2016110367A (ja) * | 2014-12-05 | 2016-06-20 | 欣永立企業有限公司 | タッチ電極基板の構造及びその製造方法 |
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