JPH0449784B2 - - Google Patents
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- Publication number
- JPH0449784B2 JPH0449784B2 JP59027590A JP2759084A JPH0449784B2 JP H0449784 B2 JPH0449784 B2 JP H0449784B2 JP 59027590 A JP59027590 A JP 59027590A JP 2759084 A JP2759084 A JP 2759084A JP H0449784 B2 JPH0449784 B2 JP H0449784B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- capacitive element
- capacitance
- electrode
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/206—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of combinations of capacitors and resistors
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
この発明は、Ｐ型半導体基板表面のＮ型エピタ
キシヤル層に形成されたN+層と電極層との間に
絶縁層を介在させてなる容量素子に関する。
キシヤル層に形成されたN+層と電極層との間に
絶縁層を介在させてなる容量素子に関する。
(ロ) 従来技術
第１図および第２図は従来の容量素子の構成を
略示した断面図である。
略示した断面図である。
第１図ａにおいて、１はP++型の半導体基板、
２は分離されたN-型のエピタキシヤル層、３は
N+層である。このN+層３は、通常、いわゆるエ
ミツタ層が用いられる。４はエピタキシヤル層２
の表面に形成された絶縁層としてのシリコン酸化
膜である。しかして、前記N+層に対応する部分
のシリコン酸化膜４ａは、その素子の容量に応じ
た適宜の膜厚にエツチングされている。５ａはこ
の容量素子の一方の電極、５ｂはN+層３に接続
する他方の電極であつて、例えば、アルミニウム
によつて形成される。
２は分離されたN-型のエピタキシヤル層、３は
N+層である。このN+層３は、通常、いわゆるエ
ミツタ層が用いられる。４はエピタキシヤル層２
の表面に形成された絶縁層としてのシリコン酸化
膜である。しかして、前記N+層に対応する部分
のシリコン酸化膜４ａは、その素子の容量に応じ
た適宜の膜厚にエツチングされている。５ａはこ
の容量素子の一方の電極、５ｂはN+層３に接続
する他方の電極であつて、例えば、アルミニウム
によつて形成される。
しかしながら、この種の容量素子は、片側の
N+層３がエピタキシヤル層２を介して接地され
た基板１に接続しているから、N+層３と接地間
には浮遊容量が存在する。しかも、電極５ｂに印
加される電源電圧の変動に伴い、エピタキシヤル
層２と基板１間との接合部の空乏層の拡がり厚さ
が変化することにより、前記浮遊容量の値も変化
する。
N+層３がエピタキシヤル層２を介して接地され
た基板１に接続しているから、N+層３と接地間
には浮遊容量が存在する。しかも、電極５ｂに印
加される電源電圧の変動に伴い、エピタキシヤル
層２と基板１間との接合部の空乏層の拡がり厚さ
が変化することにより、前記浮遊容量の値も変化
する。
同図ｂは同図ａに示す容量素子の等価回路であ
る。同図おいて、Ｃは電極５ａ，５ｂ間の容量、
V.Cは前記接地間との浮遊容量である。
る。同図おいて、Ｃは電極５ａ，５ｂ間の容量、
V.Cは前記接地間との浮遊容量である。
このような浮遊容量は、その値自体が変化しな
ければ比較的弊害が少ないが、その値が変動する
と下記するような問題を生じる。
ければ比較的弊害が少ないが、その値が変動する
と下記するような問題を生じる。
即ち、第１図に示した如き容量素子を、例え
ば、AMチユーナのフロントエンドにおいて、同
調回路と接続せしめ、同調信号をこの容量素子を
介して次段へ伝達する場合、前記容量素子の浮遊
容量は同調回路と並列に存在することになる。そ
のため、電源電圧の変動により浮遊容量V.Cが変
化すると、同調周波数がずれる。
ば、AMチユーナのフロントエンドにおいて、同
調回路と接続せしめ、同調信号をこの容量素子を
介して次段へ伝達する場合、前記容量素子の浮遊
容量は同調回路と並列に存在することになる。そ
のため、電源電圧の変動により浮遊容量V.Cが変
化すると、同調周波数がずれる。
一方、他の構造の容量素子として第２図に示す
ものがある。
ものがある。
同図において、第１図と同一部分は同一符号で
示している。６は、エミツタ層であるN+層、７
はベース層であるP+層である。８ａ，８ｂは前
記N+層、P+層に接続する電極である。この容量
素子はN+層６とP+層７のPN接合の接合容量を
利用するものである。同図ｂは、前記容量素子の
等価回路である。ｂ図に示すように、この容量素
子では、第１図で説明したと同様の浮遊容量V.C
の他に、接合容量Ｃに等価直列抵抗が入るため、
伝送信号の減衰が大きくなるという欠点がある。
示している。６は、エミツタ層であるN+層、７
はベース層であるP+層である。８ａ，８ｂは前
記N+層、P+層に接続する電極である。この容量
素子はN+層６とP+層７のPN接合の接合容量を
利用するものである。同図ｂは、前記容量素子の
等価回路である。ｂ図に示すように、この容量素
子では、第１図で説明したと同様の浮遊容量V.C
の他に、接合容量Ｃに等価直列抵抗が入るため、
伝送信号の減衰が大きくなるという欠点がある。
(ハ) 目的
この発明に係る容量素子は、電源電圧の変動に
より浮遊容量が変化することなく、かつ、等価直
列抵抗が低い容量素子を提供することを目的とし
ている。
より浮遊容量が変化することなく、かつ、等価直
列抵抗が低い容量素子を提供することを目的とし
ている。
(ニ) 構成
この発明に係る容量素子は、Ｐ型半導体基板表
面のＮ型エピタキシヤル層に形成されたN+層と
電極層との間に絶縁層を介在させてなる容量素子
において、前記N+層の底部にP+層を形成し、こ
のP+層と前記Ｎ型エピタキシヤル層とに共通に
接続される電極を設け、前記P+層と前記N+層と
の間が遮断状態になるように、前記電極を介して
前記P+層にバイアス電圧を与えている。
面のＮ型エピタキシヤル層に形成されたN+層と
電極層との間に絶縁層を介在させてなる容量素子
において、前記N+層の底部にP+層を形成し、こ
のP+層と前記Ｎ型エピタキシヤル層とに共通に
接続される電極を設け、前記P+層と前記N+層と
の間が遮断状態になるように、前記電極を介して
前記P+層にバイアス電圧を与えている。
(ホ) 実施例
第３図はこの発明に係る容量素子の一実施例の
構成を略示した説明図である。
構成を略示した説明図である。
同図ａは、この実施に係る容量素子の断面図で
あつて、第１図と同一部分は同一符号で示してい
る。９はN+層３とエピタキシヤル層２との間に
形成されるP+層、１０はP+層９とエピタキシヤ
ル層２とに接続する電極である。しかして、１１
はエピタキシヤル層２に対するコンタクト用の
N+層である。
あつて、第１図と同一部分は同一符号で示してい
る。９はN+層３とエピタキシヤル層２との間に
形成されるP+層、１０はP+層９とエピタキシヤ
ル層２とに接続する電極である。しかして、１１
はエピタキシヤル層２に対するコンタクト用の
N+層である。
上述した如き容量素子において、P+層９とN+
層３との間が遮断状態となるように、電極１０に
バイアス電圧Vccが与えられる。また、所望の容
量は電極５ａ，５ｂ間で得られる。
層３との間が遮断状態となるように、電極１０に
バイアス電圧Vccが与えられる。また、所望の容
量は電極５ａ，５ｂ間で得られる。
同図ｂは、前述した容量素子の等価回路を示
す。
す。
同図において、C1は電極５ａ，５ｂ間で得ら
れる所望の容量である。C2はN+層３とP+層９と
の間の容量、V.Cはエピタキシヤル層２と接地さ
れた基板１との間の浮遊容量である。
れる所望の容量である。C2はN+層３とP+層９と
の間の容量、V.Cはエピタキシヤル層２と接地さ
れた基板１との間の浮遊容量である。
N+層３とP+層９との間の容量C2の値が余り大
きくなると、伝達される信号の減衰量が多くなる
という問題が新たに生じるので、この容量C2は
小さいことが望ましい。
きくなると、伝達される信号の減衰量が多くなる
という問題が新たに生じるので、この容量C2は
小さいことが望ましい。
この実施例では、前記信号の減衰を防止するた
めに、P+層９をNPNトランジスタのベース層
と、また、N+層３はエミツタ層３と、それぞれ
同時に形成している。N+層３およびP+層９は、
NPNトランジスタのベース・エミツタ間と同じ
構造となり、N+層３の下部のP+層９は極めて薄
い。そのため、ベース層のピンチオフ効果によ
り、容量C2には極めて高い値の抵抗Ｒが直列に
接続していることになる。したがつて、容量C2
が比較的大きくなつても、この抵抗Ｒが直列に接
続されるから、伝達信号の減衰はほとんど問題と
ならない。
めに、P+層９をNPNトランジスタのベース層
と、また、N+層３はエミツタ層３と、それぞれ
同時に形成している。N+層３およびP+層９は、
NPNトランジスタのベース・エミツタ間と同じ
構造となり、N+層３の下部のP+層９は極めて薄
い。そのため、ベース層のピンチオフ効果によ
り、容量C2には極めて高い値の抵抗Ｒが直列に
接続していることになる。したがつて、容量C2
が比較的大きくなつても、この抵抗Ｒが直列に接
続されるから、伝達信号の減衰はほとんど問題と
ならない。
一方、容量V.Cが電源電圧の変動により変化し
ても、容量C1との間に高抵抗Ｒが介在するため
に、容量C1と接地間に存在する浮遊容量に対す
る交流的影響（接地間の容量の変化）は無視でき
る。また、容量C2についていえば、電極１０に
接続するバイアス電圧の変化を電極５ｂに与えら
れる電圧の変化と同等とすれば、電圧変化に伴う
変化はキヤンセルされる。
ても、容量C1との間に高抵抗Ｒが介在するため
に、容量C1と接地間に存在する浮遊容量に対す
る交流的影響（接地間の容量の変化）は無視でき
る。また、容量C2についていえば、電極１０に
接続するバイアス電圧の変化を電極５ｂに与えら
れる電圧の変化と同等とすれば、電圧変化に伴う
変化はキヤンセルされる。
(ヘ) 効果
この発明に係る容量素子は、Ｐ型半導体基板表
面のＮ型エピタキシヤル層に形成されたN+層と
金属層との間に絶縁層を介在させてなる容量素子
において、前記N+層の底部にP+層を形成し、こ
のP+層と前記N+層との間が遮断状態になるよう
に、前記P+層にバイアス電圧を与えたことを特
徴とするから、所望容量と接地間との間に存在す
る浮遊容量が、電源電圧の変動に伴い変化するこ
とはない。
面のＮ型エピタキシヤル層に形成されたN+層と
金属層との間に絶縁層を介在させてなる容量素子
において、前記N+層の底部にP+層を形成し、こ
のP+層と前記N+層との間が遮断状態になるよう
に、前記P+層にバイアス電圧を与えたことを特
徴とするから、所望容量と接地間との間に存在す
る浮遊容量が、電源電圧の変動に伴い変化するこ
とはない。
また、この発明に係る容量素子は、第２図に示
したようなPN接合容量を用いないため、所望の
容量に高い等価直列抵抗が入ることもない。
したようなPN接合容量を用いないため、所望の
容量に高い等価直列抵抗が入ることもない。
第１図および第２図は従来の容量素子の構成を
示す説明図、第３図はこの発明に係る容量素子の
一実施例の説明図である。 １……Ｐ型半導体基板、２……エピタキシヤル
層、３……N+層、４……シリコン酸化膜、５ａ，
５ｂ，１０……電極、９……P+層。
示す説明図、第３図はこの発明に係る容量素子の
一実施例の説明図である。 １……Ｐ型半導体基板、２……エピタキシヤル
層、３……N+層、４……シリコン酸化膜、５ａ，
５ｂ，１０……電極、９……P+層。
Claims (1)
- １ Ｐ型半導体基板表面のＮ型エピタキシヤル層
に形成されたN+層と電極層との間に絶縁層を介
在させてなる容量素子において、前記N+層の底
部にP+層を形成し、このP+層と前記Ｎ型エピタ
キシヤル層とに共通に接続される電極を設け、前
記P+層と前記N+層との間が遮断状態になるよう
に、前記電極を介して前記P+層にバイアス電圧
を与えたことを特徴とする容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027590A JPS60170964A (ja) | 1984-02-15 | 1984-02-15 | 容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027590A JPS60170964A (ja) | 1984-02-15 | 1984-02-15 | 容量素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170964A JPS60170964A (ja) | 1985-09-04 |
| JPH0449784B2 true JPH0449784B2 (ja) | 1992-08-12 |
Family
ID=12225160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027590A Granted JPS60170964A (ja) | 1984-02-15 | 1984-02-15 | 容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170964A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292458A (ja) * | 1985-10-18 | 1987-04-27 | Sanyo Electric Co Ltd | 半導体容量結合素子 |
| JPS6292459A (ja) * | 1985-10-18 | 1987-04-27 | Sanyo Electric Co Ltd | 半導体容量結合素子 |
| JP2623692B2 (ja) * | 1988-01-22 | 1997-06-25 | ソニー株式会社 | 半導体回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS547047B2 (ja) * | 1973-06-28 | 1979-04-03 | ||
| US4214252A (en) * | 1977-08-06 | 1980-07-22 | U.S. Philips Corporation | Semiconductor device having a MOS-capacitor |
-
1984
- 1984-02-15 JP JP59027590A patent/JPS60170964A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60170964A (ja) | 1985-09-04 |
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