JPH0449870A - 半導体出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体出力回路に関する。

〔従来の技術〕

ステッピングモータを駆動する集積回路は、出力回路に
ＭＯＳトランジスタを用いたいわゆるＨ型ブリッジ構成
を用いているものが多い。

第３図は従来の半導体出力回路のＨ型ブリッジ出力部の
一例の回路図である。

Ｈ型ブリッジ出力部は、ｎチャネルＭＯＳトランジスタ
１．３の高圧側対及び２．４の低圧側対をブリッジ構成
し、共通ドレイン点１８を高圧電源端子７に、また共通
ソース点８を接地端子９に接続している。

制御信号は斜めに対応するＳｌと８２が同相で、それら
の逆相の制御信号Ｓ３と８４がそれぞれ対応する制御端
子１１〜１４に入力する。

ステッピングモータ等の負荷ＲＬは、ブリッジ出力端子
Ｍ、Ｎ間に接続される。

〔発明が解決しようとする課題〕

上述した従来の半導体出力回路は、負荷が短絡事故を起
した場合に発生する過電流によりＭＯＳトランジスタや
リード線などを破壊してしまうという欠点があった。

また、負荷がモータの場合、事故時にも慣性で回転が続
くという欠点があった。

〔課題を解決するための手段〕

本発明の半導体出力回路は、２個のＭＯＳトランジスタ
対を有するブリッジ構成の一方のトランジスタ対のゲー
ト端にそれぞれゲート制御信号を入力してブリッジ出力
端子対間に負荷を接続するＨ型ブリッジ出力部を有する
半導体出力回路において、前記ブリッジ結線の低圧電源
端子と低圧電源間に過電流検出手段を設け、該過電流検
出手段の出力する検出信号を入力して前記ゲート制御信
号をクランプして前記高圧側トランジスタを遮断状態に
する手段とを有して構成されている。

そして本発明の半導体出力回路は、前記Ｈ型ブリッジ出
力部の他方のトランジスタ対のゲート端がインバータを
介して前記一方のトランジスタのゲート端に対応してそ
れぞれ接続されて構成されている。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図である。

半導体出力回路は、第３図に示した従来のＨ型ブリッジ
出力部１０の共通ソース点８と接地端子９との間に過電
流検出部１５を付加したものである。

過電流検出部１５は、共通ソース点８と端子９との間に
過電流検出抵抗１６を設け、その電圧ＶＲをベースに入
力しコレクタを高圧側のゲート制御端子１１．１３に接
続し共通エミッタ点を接地端子９に接続するＮＰＮトラ
ンジスタ５，６を有している。

もし、負荷ＲＬが何らかの理由で故障して出力端子Ｍ、
Ｎ間がショートしたり、また過剰の電圧が電源端子７に
加わって負荷抵抗ＲＬや電源端子９に過剰の電流が流れ
た場合、過電流検出抵抗１６の検出電圧ＶＲが０．７Ｖ
以上上昇しＮＰＮトランジスタベースにも電流が流れト
ランジスタ５．６がオンして高圧側のゲート制御信号Ｓ
１と８３の電圧を下げ、高圧側のＭＯＳトランジスタ１
．３の対をオフさせ、出力の負荷抵抗ＲＬに流れる過剰
の電流を防ぐ。

なお、電流検出抵抗１６による損失を防ぎ、かつ通常時
にはＮＰＮ）ランリスタがオンしないようにするために
、抵抗値は十分小さくする。

第２図は本発明の第２の実施例の回路図である。

第１の実施例で説明した過電流検出部１５のＮＰＮ）ラ
ンリスタ５．６のコレクタと低圧側のトランジスタ２４
のゲート間にインバータ１８゜１つを追加している。

この実施例では、過剰電流がＨ型ブリッジに流れたとき
、Ｈ型ブリッジ出力部１０ａを構成する二つのＭＯＳト
ランジスタ対のうち高圧電源端子７側のＭＯＳトランジ
スタ１．３の対を共にオフさせると同時に接地端子８側
のＭＯＳ）ランデスタ２，４対をオンさせ負荷ＲＬとト
ランジスタ２．４とで閉ループを構成する。

これにより過剰電流を検出した時、駆動中のモータにブ
レーキをかけて停止させる機能をもつという効果がある
。

上述の実施例でＭＯＳ）ランリスタとしてＮチャネルＭ
Ｏ５ＦＥＴ、バイポーラトランジスタとしてＮＰＮトラ
ンジスタを用いたが５、極性を選べば他のトランジスタ
の組合せでも同裸な効果が得られる。

〔発明の効果〕

以上説明したように本発明では、２個のＭＯＳトランジ
スタ対より成るＨ型ブリッジ出力部を有する半導体出力
回路において、回路の過剰負荷電流を検出して制御信号
をクランプさせてＨ型ブリッジを構成する一部のＭＯＳ
）ランリスタをオフさせることによりＭＯＳトランジス
タを破壊したり、チップのリードフレームを結ぶリード
線を溶断させてし才うということを防ぐことができる効
果がある。

また、モータ負荷の場合に一部のＭＯＳトランジスタを
オンさせて、モータを含む閉回路を構成してモータを制
動する効果もある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来の半導体出力
回路の一例の回路図である。 １〜４・・・ｎチャネルＭＯ３）ランリスタ、５゜６・
・・ＮＰＮ）ランリスタ、７・・・高圧電源端子、８・
・・共通ソース点、９・・・接地端子、１０・・・Ｈ型
ブリッジ、１１〜１４・・・制御信号端子、１５・・・
過電流検出部、１６・・電流検出抵抗、１７．１８・・
・インバータ。

Claims (1)

1. 【特許請求の範囲】 １、２個のＭＯＳトランジスタ対を有するブリッジ構成
   の一方のトランジスタ対のゲート端にそれぞれゲート制
   御信号を入力してブリッジ出力端子対間に負荷を接続す
   るＨ型ブリッジ出力部を有する半導体出力回路において
   、前記ブリッジ結線の低圧電源端子と低圧電源間に過電
   流検出手段を設け、該過電流検出手段の出力する検出信
   号を入力して前記ゲート制御信号をクランプして前記高
   圧側トランジスタを遮断状態にする手段とを有すること
   を特徴とする半導体出力回路。 ２、前記Ｈ型ブリッジ出力部の他方のトランジスタ対の
   ゲート端がインバータを介して前記一方のトランジスタ
   のゲート端に対応してそれぞれ接続されていることを特
   徴とする請求項１記載の半導体出力回路。