JPH04500137A - 離散的ｗｓｉシステムに対するチツプ上の中間ドライバー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 離散的ＷＳＩシステムに対するチップ上の中間ドライバーハイブリッドのウェー ハースケール−Ｓ積システム（短縮してＷＳＩとも呼ばれる）のコンセプトは既 に１９６０年代から出発しそいる。このコンセプトの基礎となっているアイデア は、個々のチップを、このようなものとしてそれ自体差し込み可能である１つの ウェーハ上に集積することである０個々のチップはこの際に高度に集積された回 路を含んでいるので、種りの応用可能性に対して特別な高能力のモジュールを製 造することが可能である。

より新しい設計、製造および検査技術により、また高度に集積された回路および モジュールへの常に増大する需要と共に、種々の応用分野に対するＷ５１回路の 意義が高まっている９例えば既に商業目的で、日本でＮＴＴ武蔵野電気通信研究 所（東京）により製造され、すべての漢字・英字の記憶の役割をする４メガビツ トＷＳ＋メモリが存在している。このようなメモリの可能性とならんでＷ３１回 路は非常に？ｊｌ雑な応用特有のモジュールを構成するための可能性をも提供す る。

ウェーハ・スケール−集積システムの利点は一方では、所望の回路がより高い密 度で集積可能であること、チップの接続が互いにより短い導線を介して行われる こと、さらにより少数の端子がウェーハから導き出されればよいことにある。こ れらの利点は所望の回路の信転性を高める。

＃数的なウェーハースケール−集積システムでは、予め検査されたチップが予め 配線されたウェーハ上に取り付けられ、かつボンドされる。ウェーハ基板として はたいていノリコンが用いられる。なぜならば、ウェーハ配線が経済的に標準的 な多層プロセスにより発生され得るからである。しかし、このようなウェーハ配 線の伝導特性は高いタイミングクロックにおける長い導線の使用を禁し、従って 中間ドライバーが挿入されなければならない、ＷＳ＋システムの配置の際の別の 問題点は、１００ＯＷまで熱に変換され得るウェーハースケール−集積システム 全体の熱導出である。

ＷＳ＋Ｓメンムに対する高いタイミングクロックにおける長い導線の問題に対す る従来技術による解決策は第１図に示されている。ここには、個々のチップの間 に接続される分離したドライバーチップが示されている０分離したドライバーチ ップは追加的に本来の機能チップに置かれ、ボンドされ、かつ検査されなければ ならない、このことはＩ　ＥＥＥスペクトラム、１９８４年１０月、第３５頁右 欄ないし第３６頁左欄のジャック・エフ・マクドナルドはかの論文「ウェーハル スケール・集積の足跡」からも知られており、この論文にはウニ−ハーフケール −集積システムに関する開発および従来技術の展望も記載されている。

追加的なドライバーチップの欠点は配線費用の上昇、全回路の専存面積の増大お よび分離したドライバーチップの追加的な検査の必要性にある。

本発明の課題は、離散的なウェーハースケール−集積システムであって、従来技 術による現在のシステムよりも構成が簡単であり、かつ信転性が高いシステムを 提供することにある。特に本発明によりＷＳＩシステムに対する高いタイミング クロックにおける長い導線の問題が解決されなければならない。

この課題は、本発明によれば、請求項１の特徴部分によるウェーハースケール− 集積システムの構成により解決される。

本発明の他の実施態様、特に中間ドライバーの構成は請求項２ないし５にあげら れており、そこで一層詳細に説明される。

等価的なブラチネン構成に比較しての電力消費の減少の利点とならんで、つニー ハースケール−集積システムに対する本発明によるチップ上の中間ドライバーの 実現は各配線基板内で各チップテクノロジーにより可能である。チップに対して 中間ドライバーの実現のために単にたいていのチップにおいていずれにせよ利用 可能な４００μｍ幅のストリップが１つのチップ側面に設けられればよい、チッ プの個々が離散的モジュールとして使用されるべきであるとき、中間ドライバー の入力端および出力端をモジエールの外部端子と接続することは必要でない。

従って、これらのチップはＭ数的なウェーハースケール−集積システムに対して も個々の集積回路の応用に対しても利用され得る。

本発明の１つの実施例が第２図および第３図に示されており、また以下に一層詳 細に説明される。

第１図は従来の技術によるウェーハースケ集積システム内テム内での中間ドライ バーの使用を示す図、 第２図は個々のチップ上での中間ドライバーの本発明によるチップ上の実現を示 す図、 第３図はＣＭＯＳテクノロジーでの中間ドライバーの実現の例を示す図である。

第１図には従来の技術によるＷＳ＋システムが示されており、その際にウェーハ Ｗの上に１６個のチップＣＩ、Ｃ２、・・・Ｃ１５、Ｃ１６が接着され、また部 分的に分離したトライバーチ７プＴＲＩ、ＴＲ２、ＴＲ３およびＴＲ４を介して 互いに接続されている０個々のチップにおける端子はこの際にボンドされ、また こうして接続された導線がチップと互いに、また分離したドライバーチップと接 続される。

詳細には、例として示されている第１図によるＷＳ＋システム内でチップＣＩ、 Ｃ２、Ｃ４およびＣ７ならびに第２の分離したドライバーチップＴＲ２の入力端 が第１のドライバーチップＴＲＩの出力端と接続されており、第２のドライバー チップＴＲ２の出力端は同様にチップＣ５、Ｃ６、Ｃ８およびＣ１ｌと接続され ている。同時に第２のドライバーチップＴＲ２の出力端は第３のドライバーチッ プＴＲ３の入力端と接続されており、また第３のドライバーチップＴＲ３の出力 端はチップＣ９、Ｃｌ０１ＣＩ２およびＣ１５と接続されている。第３のドライ バーチップＴＲ３の出力端はさらに第４のドライバーチップＴＲ４の入力端と接 続されており、その際にその出力端はチップＣＩ３、Ｃ１４およびＣ１６と接続 されている。第１のドライバーチップＴＲＩの入力端はチップＣ３と一緒に１つ の外部の信号ドライバーＴＨにより駆動され、またこれとＷＳ＋システムの外部 端子Ａ′を介して接続されている０分離したドライバーチップＴＲＩ、ＴＲ２、 ＴＲ３およびＴＲ４はこの際に、たとえば端子Ａ′からチップＣ１３、Ｃ１４ま たはＣ１６までのあまりに長い導線経路における損失を補償し、かつ回路の確実 な機能の仕方を保証する課題を有する。しかし、これらの追加的的なドライバー チップは、冒頭に記載したように、追加的にウェーハ上に取付けられ、ボンドさ れ、また導線を設けられねばならず、また続いてこれらのドライバーチップは検 査もされなければならない。

第２図には個々のチップ上の中間ドライバーの本発明によるチップ上の実現が示 されており、その際に第１図による実現で必要とされるような外部のドライバー チップはこれにより省略される。第２図中に示されているのは単に、図示されて いないウェーハ上に取付けられた２つのチップＣＩ’およびＣ３’である。第１ 図中で実現された分離したドライバーチップＴＲＩはこの実施例ではチップ０３ ′の内部で実現されている。詳細には第２図にはＷＳ＋システムの端子Ａ′から 導線が第１のウェーハバッドＰ１に通じていることが示されており、その際にそ こからチップＣ３’への電気的接続が行われている。この際にウェーハパッドＰ １およびチップＣ３’上の追加的バンドＰ２への電気的接続はたとえばボン１′ されてよく、その際にさらに接続する導線がチップＣ３’上の第２のバンドＰ３ に通じている。第２のバンドＰ３の範囲内には、第１図による分離したドライバ ーチップＴＲＩを置換ずべき必要な中間ドライバーも取付けられている。チップ Ｃ３’のバッドＰ２は追加的にＣ３’チツプの入力占有のために利用され得る。

実現された中間ドライバーの出力端はバッドＰ３を介してウェーハパッドＰ４と 接続される。この電気的接続は同じくボンドされ得る。別の配線のなかで第２図 は第１図中のそれに一致し、従ってウェーハパッドＰ４は、電気的導線を介して チップＣ１′のバッドＰ６と接続されているウェーハパッドＰ５と接続されてい る。追加的にパッドＰ４は導線を介して、ここには図面を見易くするために記入 されなかったチップＣ２’　、Ｃ４’およびＣ７’と接続されている。チップＣ Ｉ’およびＣ３’上の前記のパッドに追加して、チップＣ１’およびＣ３’に対 する入力端および出力端としての役割をするチップ上の別のパッドが示されてい る。

第３図には、チップがＣＭＯＳテクノロジーで構成されている場合のＣＭＯＳテ クノロジーでの中間ドライバーの実現例が示されている。示されているのは、そ れぞれｐおよびｎチャネル電界効果トランジスタを含んでいる２つの直列に接続 されているインパーク段１１．１２である。第１のインバータ段！■の第１のｎ チャネル電界効果トランジスタＮｌの第１の端子および第２のインバータ段Ｉ２ の第１のｎチャネル電界効果トランジスタＮ２の第１の端子はこの隙に接地電位 ＶＳＳと接続されており、また第１のインバータ段ＩＩのｐチャネル電界効果ト ランジスタＰＩの第１の端子および第２のインバータ段Ｉ２のｐチャネル電界効 果トランジスタＰ２の第１の端子は供給電圧Ｖ０と接続されている。ｐおよびｎ チャネル電界効果トランジスタＰ１およびＮｌの両ゲート端子は共通に中間ドラ イバーの入力端Ｅを形成しており、他方において第１のインバータ段ＩＩのｐお よびｎチャ名ル電界効果トランジスタＰＩおよびＮ１の第２の端子は第２のイン パーク段１２のｐチャネルＭＯ３電界効果トランジスタＰ２のゲート端子および ｎチャネルＭＯ３［界効果トランジスタＮ２のゲート端子と接続されている。中 間ドライバーの出カニ４ＡはｐチャネルＭＯ３ｉｔ界効果トランジスタＰ２の第 ２の端子により第２のインバータ１２のｎチャネルＭＯ３１ｉｉ界効果トランジ スタＮ２の第２の端子と共通に形成される。

この際に第２図および第３図は単に例としての構成を示し、その際に第２図では 、実現された中間ドライバーが単に追加的にチップの上に取付けられ、またこれ 自体と電気的に接続されていない実現も考えられる。この場合中間ドライバーは 、たとえばユーザー特有のチップにおいて常時入手可能な約４００Ｉ１ｍ幅のス トリップをチップ側面上に必要とするだけである。こうして実現されるＷＳＩシ ステムは各チップテクノロジーで、また各配線基板で考えられる。しかし、第３ 図で実現された中間ドライバーはＣＭＯＳテクノロジーでのチップを前提とする 。

国際調査報告 国際調査報告 Ｏε８９００５０７ Ｓ＾　３０２７６

Claims (5)

【特許請求の範囲】
1. １．１つのウェーハが、少なくとも部分的に互いに、また少なくとも部分的にウ ェーハの入力端および出力端（Ａ′）とチップ導線を介して接続されている多数 のチップ（Ｃ１′、Ｃ３′、Ｃ２′、Ｃ４′、Ｃ７′）を含んでいる離散的なウ ェーハ・スケール・集積システムのための中間ドライバーにおいて、ウェーハ上 に含まれているチップ（Ｃ３′）が中間ドライバーを設けられており、中間ドラ イバーが、チップ導線上の信号を増幅するため、チップ導線に接続されているこ とを特徴とする離散的なウェーハ・スケール・集積システムに対する中間ドライ バー。
2. ２．中間ドライバーの入力端がチップ上に実現されたパッド（Ｐ２）と、またそ の出力端が追加的にチップ上に実現すべきパッド（Ｐ３）と接続されていること を特徴とする請求項１記載の離散的なウェーハ・スケール・集積システムに対す る中間ドライバー。
3. ３．中間ドライバーの入力端および出力端が追加的にチップ上に実現すべきパッ ドを介して接続されていることを特徴とする請求項１記載の離散的なウェーバ・ スケール・集積システムに対する中間ドライバー。
4. ４．ＣＭＯＳテクノロジーで構成されたチップにおいて中間ドライバーが２つの 直列に接続されているインバータ段（１１、１２）から形成されることを特徴と する請求項１ないし３の１つに記載の離散的なウェーハ・スケール・集積システ ムに対する中間ドライバー。
5. ５．２つのインバータ段（１１、１２）がそれぞれ１つのｐおよびｎチャネルＭ ＯＳ電界効果トランジスタ（Ｐ１、Ｎ１；Ｐ２、Ｎ２）を含んでおり、それぞれ 第１および第２のインバータ段（１１、１２）のｎチャネルＭＯＳ電界効果トラ ンジスタ（Ｎ１、Ｎ２）の第１の端子が接地電位（Ｖｓｓ）と、またそれぞれ第 １および第２のインバータ段（１１、１２）のｐチャネルＭＯＳ電界効果トラン ジスタ（Ｐｌ、Ｐ２）の第１の端子が供給電圧（ＶＤＤ）と接続されており、第 １のインバータ段（１１）のｎおよびｐチャネルＭＯＳ電界効果トランジスタ（ Ｐ１、Ｎ１）のゲート端子か中間ドライバーの入力端（Ｅ）を形成しており、ｐ およびｎチャネルＭＯＳ電界効果トランジスタ（Ｐ１、Ｎｌ）の第２の端子が互 いに、また第２のインバータ段（１２）のｐおよびｎチャネルＭＯＳ電界効果ト ランジスタ（Ｐ２、Ｎ２）のゲート端子と接続されており、ｐおよびｎチャネル ＭＯＳ電界効果トランジスタ（Ｐ２、Ｎ２）の第２の端子が互いに接続されてお り、また中間ドライバーの出力端（Ａ）を形成していることを特徴とする請求項 ４記載の離散的なウェーハ・スケール・集積システムに対する中間ドライバー。