JPH04501027A - キャッシュメモリー付マルチ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】

キャンシュメモリー付マルチ処理システム

【技術分野】

本発明はキャッシュメモリーを使用したマルチ処理システムに関し、特にデータ の完全性を保つ手段と方法に関する。

【背景技術】

高速、小容量のキャッシュメモリーシステムは周知である。各種のキャッシュメ モリーシステムがあるが１周知のシステムは書通しｗｒｉｔｅ　ｔｈｒｏｕｇｈ ’キャッシュと書戻し”ｗｒｉｔｅ　ｂａｃｋ”キャッシュである。書通しキャ ッシュでは、データはキャッシュに書込むと同時に主メモリーに書込まれる。か くして、キャッシュは常に主メモリーに記憶されるデータと同しデータを含み、 データの完全性（同一性）をシステム全体について保たれる。書通し構造の問題 点は過大量のバス移送量を生じ、書通しキャッシュへの書込と同時に主メモリー への書込が生ずる。この構造の利点は常に最も更新されたデータがどこにも存在 する点である。 畜房キャッシュを使用する構造はバスの移送量が著しく減少する。最初にデータ を主メモリーから畜房キャッシュに書込み、中央処理ユニット（ＣＰ　Ｕ）が次 に作動に使用する。ＣＰＵがデータをキャッシュに書戻して修正したとすればダ ーティ−ビットがセントされ、このデータがキャッシュに独自であり、主メモリ ーに存在するデータとは異なることを示す。このキャッシュでは通常は改修され たデータを主メモリーに書込んでデータの完全性を保つプロセスは使用しない。 明°らかにダーティ−ビットはデータの同一性を保つことはできない、書戻しキ ャッシュを１個のプロセッサと共に使用する場合にはデータ処理は簡単である。 しかし、２個以上のＣＰＵが同じ主メモリーを使用する時はデータ処理は複雑に なこのシステムでは２個以上のキャッシュメモリーが存在することが多い、キャ ッシュのエントリ位置には有効／無効ビットが存在する。ＣＰＵが他のキャッシ ュがメモリーに書込み、そのキャッシュが同じデータアドレスを有する場合には キャッシュを更新せずに自分のキャッシュエントリを無効とする。かくしてＣＰ Ｕが特定のデータアドレスでキャッシュにアクセスした時に無効のエントリを見 て主メモリーに再び向い７時間のかかるプロセスとなる。 本発明の目的はマルチ処理キャッシュ装置のデータの完全性を保ち、主メモリー に対する多数回のアクセスを必要としないようにすることである。 本発明の他の目的は複数のＣＰＵが関連するキャッシュメモリーを経てデータを アクセスし、各ＣＰＵは常に最も更新されたデータをアクセスすることができる ようにすることである。 本発明の別の目的はマルチ処理システムを提供し、畜房キャッシュを使用し主メ モリーアクセスを最小とし、同時にシステム全体のデータの完全性を保つことで ある。 本発明の他の目的は、キャッシュメモリーシステムを提供し、有効／無効データ 表示の使用を廃止することである。

【発明の開示】

本発明によるマルチ処理システムは少なくとも２個のＣＰＵと、主メモリ一手段 とバス手段とを含む。キャンシュメモリ一手段を含み、各ＣＰＵをバス手段に結 合し、更にキャッシュメモリ一手段内に記憶されたデータユニットのステータス を示す手段を含む。あるステータス表示は記憶位置の内容が主メモリーから受信 されてから修正されたか否かを示し、他の表示は記憶位置の内容が他のキャッシ ュメモリ一手段内に存在するか否かを示す。制御手段を含み、ｃｐｕからデータ ユニットを受けＣＰＵに関連するキャッシュメモリ一手段に記憶させた時点を確 認し、このデータユニットが他のＣＰＬＩに関連するキャンシュメモリ一手段内 にも記憶されており、このＣＰＵデータユニットは主メモリ一手段に書込まれて いることを確認する。このプロセス間に、他のカーシェメモリ一手段がバス手段 を監視して対応するデータユニットを更新する。各キャッシュメモリ一手段にバ ス監視手段を含み、主メモリーから読出してシステム全体のデータの完全性を保 つ。

【図面の簡単な説明】 図１は本発明によるデータ処理システムのアドレスとデータフォーマントを来園 ３はメモリーに対するＣＰＵの読出し要求間に生ずるシーケンスを示すデシジョ ンツリーである。 図４は非要求ＣＰＵ／キャッシュがシステムバスを監視し続出要求者にデータ戻 しを行う時に生ずるシーケンスを示すデシジョンツリーである。 図５はＣＰＵのメモリーへの書込に際して生ずるシーケンスを示すデシジョンツ リーである。 図６は非要求ＣＰＵ／キャッシュが書込要求者によるメモリーへの書込を監視す る際に生ずるシーケンスを示すデシジョンツリーである。 図７は非要求ＣＰＵ／キャッシュがメモリーから要求ｃＰｔＪ／キャッシュへの 多数ワード続出を監視する際に生ずるシーケンスを示すデシジョンツリーである 。 図８はメモリーからの多数ワードデータ続出を示すフローチャートである。 図９はデータ戻し間にキャッシュ間に生ずる調停を示すフローチャートである。 図１０ａ、　１０ｂ、　１０ｃは本発明によるタイミング線図である。

【発明を実施するための最良の形態】

位置は２ワード（二重ワード）を記憶し、バイトレベルでアドレス指定可能とす る°。何れのバイトも個々にアドレス指定、読み、書き可能であり、バイト　ワ ード、二重ワードの組合せが可能である。通常はこのシステム内で移送するデー ターにフィジカルアドレスがあり１　ここでデータのサブセット（例えばバイト ）を見出し得る。フィジカルアドレスの一部を使用してアクセスし、畜房キャッ シュメモリー内の位置を識別する。各キャッシュは１２ビツト（４，−１６ビツ ト）のフィジカルアドレスを使用してデータワードを識別し、１２ビ、トをタグ と称する。フィジカルアドレスの他の部分即ちビット１７−２８を使用してキャ ッシュメモリー内の記憶位置のアドレス（キャッシュアドレス）とする。キャッ シュアドレスはキャッシュメモリー内の記憶位置の基準となるがタグはその記憶 位置に実際に記憶されたデータを識別する。 キャソソユメモリーへのアドレスはＣＰＵからのフィジカルアドレスの到着によ って開始する。キャッシュはキャッシュアドレスを使用してメモリー位置の１個 にアクセスする。次に、受信したフィジカルアドレスのタグ部分をキャッシュア ドレスに記憶されたデータのタグ部分と比較して一致しているか否かを定め。 この場合はヒントが生したことを示し、アクセスし、書き、又は変更し、利用す べき正当なデータがフィジカルアドレスによって実際に指定される。一致してい ない場合（ミス）のシステムの代表的応答は要求されたデータの主メモリーに対 する読出し要求の発生である。 上述の通り、データフォーマットは長さ２ワードであり、各ワードは３２ビツト であり、８ビツトのバイト４個を含む、同様にパリティビットが組合されるが本 発明の説明には無関係である。 次の説明において留意すべきことは１本発明はキャッシュデータが常にシステム 内で最新であることを確実にしてデータの完全性を保つことである。かくしてキ ヤノンユデータに関する有効、無効の表示はなく、キャッシュのデータは常にそ の不変性が有効（即ち最新）であることが保証される。 これに対して、有効、無効表示を使用するキャフンユシステムは無効データユニ ットをアドレスした時に不可避的にキャッシュミスの数を累積する。このシステ 、ムでは有効データユニットを受けた時にキャッシュ内に置き２次に要求者に提 示される。本発明はこの不必要なメモリーサイクルを避け、指令等の有効無効デ ータのリストの必要なく、メモリーコントローラがキャッシュ作動の記録を保管 する必要がない。 本発明のキャッシュメモリーでは１表示は主メモリーからアクセスされるから各 キャノンユデータワードの修正の状！Ｉ３（例えばダーティ−１又は非ダーティ −）に関係し、また他のカーシュスドア内にあるか否か（例えばシェア又は非シ ェア）に関係する。この表示はシステムが常にキャッシュデータワードを最新に し、要求された時に更新することを確実にする。キャッシュストアが要求された データを持たない場合でもこのデータが他のキャッシュストア内に存在する場合 には要求されたキャンシュスドアに直に移送する手段を有する。 本発明は更に、２＋ｉ１以上のＣＰＵが同時に１個のワード内のバイトを修正し ようとする場合の特別な手順の手段を必要としない０本発明はこの修正を定常作 動の間に行う。 定義によって１本発明のシステムのキャッシュは最新であるため、システム作動 が開始されれば、各キャッシュはデータで充満する必要がある。このために。 主メモリーからデータを無作為に選択して各キャッシュストアに書込み、記憶し 、システムが始動すれば主メモリーのデータは最新と見做される。システムは後 述する通りに次の作動を開始する。 図２は、少なくとも２個のＣＰＵｌ０，１２を含むマルチプロセサシステムのハ イレベルブロック図を示す、各ＣＰＵはパーチャルアドレスシステムによって作 動する。しかし、内部ＣＰＵ及びメモリー作動が実行されればパーチャルアドレ スはフィジカルアドレスに変換され、アドレスの示すデータを記憶する主メモリ ー１４内の実際のアドレス位置を示す、アドレス変換はアドレス変換器１６゜１ ６゛　によって行い、フィジカルアドレスはマルチプレックサ１８．１８’を経 てフィジカルアドレスレジスタ２０，２０°に供給される。各ＣＰＵと組合せた キャッシュメモリーシステムとは同様とし、ＣＰＵｌ０のみを説明し、ＣＰＵＩ ２は同様であり、同じ符号にプライムを付して示す。 キャッシュアドレス（即ちビット１７−２８）に対応するフィジカルアドレスレ 、ジスタ２０内に存在するフィジカルアドレスの部分はケーブル２２を経てキャ ッシュバス２４に供給される。キャッシュバス２４にはキャッシュデータストア ２６、キャッシュタグストア２８．ダーティ−ビットストア３０．シェアビット ストア３２とバス監視キャッシュタグストア５４を接続する。ケーブル２７はＣ ＰｔＪｌｏからキャッシュデータストアへの直接入力用である。キャッシュデー タストア２６は３２にバイトメモリーであり、４にライン深さ、６４ビツト（８ バイト）幅とする。このキャッシュストアの各ラインは二重ワードを記憶する。 キャッシュタグストア２８は４にライン深さ、１３ビツト幅とし、フィジカルア ドレスのタグ部分を記憶し５キヤツシユデータストア２６の何処に対応するデー タが記憶されるかをタグが画成する。各データの二重ワードはフィンカルアドレ スを組合せ、二重ワードを記憶した主メモリー１４の位置を表示する。キヤ・７ シユタグストア２８の各ラインはキャッシュデータストア２６内のデータストア アドレスの位置に対応し、このキャッシュデータストアアドレスに記憶されたデ ータに組合せたフィジカルアドレスのタグ部分を含む。 ダーティ−ビットレジスタ３０とシェアビットレジスタ３２は夫々４にライン深 さとする。ダーティ−ビットレジスタ３０の任意のラインの１１”ビットはカー シュデータストア２６の対応するライン内のデータが主メモリー１４の対応する 記憶位置内のデータよりも最新であることを示す、ダーティ−ビットレジスタ３ ０のラインの“０″設定はキャッシュデータストア２６内の対応するエントリー が主メモリー内のその位置に出現するデータと同じ（除外例は後述する）ことを 表示する。シェアビットレジスタ３２のラインの１にセットしたビットはシステ ム内の他のキャッシュが同じエントリーを含むことを示す。シェアビットレジス タ３２のラインのＯにセントしたビットは他のキャッシュが同じエントリーを持 たないことを示す。 フィジカルアドレスレジスタ２８では、ケーブル３４がフィジカルアドレスのタ グ部分（ビット４−１６）をアクセスして比較ａ３６に供給する。キャッシュタ グストア２８からのケーブル３日は比較器３６に記憶した選択タグを供給する。 比較が生じた時に両タグが等しいことを示す（ヒント）時にはライン３９を経て 信号がカーシュコントローラ４０に送られる。 、キャッシュコントローラ４０及び他の作動制御機器は個別の機器として示すが その機能は後述する通りｃｐｕに組合せられ、完全に独立した機器ではない。 ケーブル４２．４４はカーシュコントローラ４０にカーシュアドレスビットをカ ーツユバス２４から、及びレジスタ２０から完全なフィジカルアドレスを夫々供 給する。ライン４３．４５はカーシュコントローラ４０のダーティ−とンエアビ ノトのセツティングと読出しの手段を供給する。キャッシュコントローラ４０は ケーブル４２を経てキャンシュバス２４に信号を供給し、キャッシュデータスト ア２６．キャッシュタグストア２８．ダーティ−ピントレジスタ３０．シエアビ ットレジスタ３２．バス監視キャッシュタグストア５４からの書込み、読出しを 制御する。 図２に示すシステムの主素子間の接続はシステムバス４２に生ずる。実際はシス テムバス４２は３本の別のバスシステム、ｉちデータバス１０２．アドレスバス １０４．制御バス１０６を含む、制御バス１０６は主制御ライン５３．シェアラ イン５５　（凡てのカーシュコントローラに接続）バスロックライン５９　（シ ステムバス４２に接続された凡てのユニットによって監視される）保持ライン５ ７．５７゛　から成る。保持ライン５７はキャッシュコントローラ４０から出て 、保持ライン５７゛　はカーシュコントローラ４０゛から出る０両保持ライン５ ７，５７゛はシステムバス４２に接続された凡てのユニットによって監視される 。 各保持ライン５７，５７°　ロックライン５９はほぼ同様な機能（システムバス からの他の機能を除く）を行う。キャッシュコントローラが保持ラインを指定し た時はシステムハスの他の潜在使用者は保持ラインが解放されるまではバスに接 続されない。例えば、後述する通り、キャッシュコントローラは他の要求者への 返送システムを監視してそれ自体のキャッシュストア内に存在する場合がある。 この場合には監視するキャッシュコントローラは保持ラインをセットし、データ 要求者に対して多くのデータが入力するため接続をシステムバスに解放できない ことを表示する。かくして保持ラインは、データ要求者が利用可能の最新のデー タを確実に受取るまでは次の個々の作用が生ずるのを防ぐ。 バスロックライン５９に関しては、バスに接続された入力はアクセスを要求する 必要があり、他の高次の優先順位の入力が同様の要求で待っていないことをシス ゛テムが確認した後にアクセスが許可される。バスロックライン５９に対するア クセスが許可されて独占すれば、この入力とメモリー制御ユニット５４のみがシ ステムバスにアクセス可能である。独占入力が読み要求を出せば、メモリー制御 ユニット５４は応答可能であり、他の入力が主メモリーにアクセスして要求デー タを変更する惧れはない、特定の作動を完了すれば、バスロック線ライン５９は 解放され、他の要求入力が利用可能となる。 データバス１０２は凡ての主サブシステム間（キャッシュメモリーシステムと主 メモリー１４との間等）にデータを搬送する。各キャッシュメモリーはデータバ スインターフェース５０を有し、データバス１０２との間のアクセスを行う。 同様にして、アドレスバス１０４はアドレスバスインターフェース５２を経て各 キャッシュメモリーによってアクセスされる。制御バス１０６はケーブル４９に よってキャッシュコントローラ４０に接続され、各種システム制御信号に対する 所要の交通路となる。各バス１０２，１０４，１０６は更にメモリー制御ユニッ ト５４に接続され、凡ての主メモリー作動を制御する。各バス１０２，１０４゜ １０６は更にＩ１０インターフェース６１に接続され、接続された入力出力装置 と各種システムバスとの間の移送を制御し、システム制御インターフェースユニ ット６３に接続されてシステム主動制御と診断を行う。 データの完全性を確実にするための各キャッシュメモリーの重要な部分はバス監 視キャッシュタグストア５４である。バス監視キャッシュタグストア５４はキャ ッシュタグストア２８と同様な構成であり、キャッシュタグストア２８の含む同 様なタグのセントを含む。 アドレスバスインターフェース５２がアドレスバス１０４上のフィジカルアドレ スを監視する時は、そのアドレスをケーブル５６を経て外部アドレスレジスタ５ ８に伝達する。外部アドレスレジスタ５８からの出カケーブル６０は監視したフ ィジカルアドレスのキャッシュアドレス部分を送り、バス監視キャッシュタグス トア５４の対応メモリー線を読出し、ケーブル６２を経て比較器６４に送る。 比較器６４の他の入力はケーブル６６に生じ、外部アドレスレジスタ５８に記憶 されたフィジカルアドレスのタグ部分である。比較器６４からの同一表示はライ ン６７を経てキャッシュコントローラ４０に供給される。キャッシュコントロー ラ′４０に対する他の入力はケーブル５６．６８を経てアドレスバスインターフ ェース５２によって監視された完全フィジカルアドレスを送る。キャッシュコン トローラ４０はライン７０．７２上の信号を経てアドレスバスインターフェース ５２とデータバスインターフェース５０との作動を制御する。データバスインタ ーフェース５０はアドレスバスインターフェース５２とほぼ同様に作動するが、 データバス１０２に生ずるデータを受けてケーブル５１を通る指令によってキャ ッシュデータストア２６に送る。 図３　（図２と関連する）はデシジョンツリーを示しＣＰＵＩ　Ｏが読出要求を 主メモリー１４に送った時に生ずる作動を示す。この場合に、ＣＰＵｌ０は読出 要求をケーブル８０を経てキャッシュコントローラ４０に送る。予め、メモリー から読出す要求されたデータのフィジカルアドレスがＣＰＵｌ０によってフィジ カルアドレスレジスタ２０に介挿されている。キャッシュコントローラ４０は次 に比較すべきフィジカルアドレスレジスタ２０のタグ部分をキャッシュタグレジ スタ２８に記憶されたタグと比較する。比較器３６で一致が検出されれば、ライ ン３８を経てキャッシュコントローラ４０にヒントを示す信号を供給する。キャ ッシュコントローラ４０が所定時間以内にヒツト信号を受けない時はミス信号が 発生したと見做し、対応するデータがキャッシュデータストア２６内にないこと を示す。同様にフィジカルアドレスレジスタ２０内のキャッシュアドレスはライ ン４３．４５を経てダーティ−、シェア状態のピントを読出してキャッシュコン トローラ４０に送る。かくしてキャッシュコントローラ４０は捜索するデータが キャッシュデータストア２６にあるか否か（ヒツト又はミス）ダーティ−か否か 。 シェアか否かを知る。 図３に示す通り、デシジョンフリーの上部４本の枝は捜索中のデータがキャッシ ュデータストア２６内にあることを示す。この場合にはデータがダーティ−か否 か、シェアか否かは無関係であり、キャッシュコントローラ４０はキャッシュデ ータストア２６に指令して要求されたデータをケーブル２７を経てＣＰＵｌ０に 読出す。 これに反して、キャッシュコントローラ４０が要求されたデータがキャッシュデ ータストア２６内にないと検出した時（ミス）及びキャッシュデータストア２６ 、内のアドレス位置に記憶されたデータがダーティ−でシェアであると検出した 時は次の一連の作動を行う、最初に、キャッシュコントローラ４０はメモリー制 御ユニット５４に主メモリー読出し要求を発生しフィジカルアドレスレジスタ２ ０内に記憶されているフィジカルアドレス位置からのデータを要求することを示 す。次にメモリー制御ユニット５４は主メモリー１４内のフィジカルアドレスか ら要求されたデータをアクセスしてデータバス１０２を経てデータバスインター フェース５０に供給する。このデータがキャッシュデータストア２６に書込まれ る前にキャッシュデータストア２６内のこのアドレスに現在記憶されている希望 されないデータを救済する必要がある。希望されないデータはダーティ−である ため、ケーブル５１とデータバスインターフェース５０を経て主メモリー１４に 書戻す、かくして、主メモリー１４内のデータは更新され、キャッシュデータス トア２６のアドレス位置に現存する希望されないダーティ−データに相当する。 このアドレスに対応するダーティ−ビットはリセットされて０とし、データバス インターフェース５０は指令されて要求されたデータ（データバスインターフェ ース５０内に保持）をフィジカルアドレス２０の指示したキャッシュアドレスの キャッシュデータストア２６内に書く、同様にして、要求されたデータのタグ部 分をキャッシュタグストア２８及びバス監視キャッシュタグストア５４に供給す る。これに対応するシェアビットストア３２内のシェアビットは制御バス１０６ に出現するバスシェア信号（この作動は後述する）に応じて更新される０次にキ ャッシュデータストア２６に新規に入ったデータはケーブル２７を経てＣＰＵに 読戻される。 各キャッシュコントローラは連続的にシステムバス４２を監視して２種の作動を 行う、（ａ）主メモリー１４へのデータ書込み（ｂ）読出し要求を満足するため の主メモリー１４からのデータ戻しである。この監視は続出又は書込要求が発生 するか否かに無関係である。（例えばキャッシュ／ＣＰ　Ｕ、システムバスイン ターフェース、システム制御インターフニースミ１０インターフエース）この連 続監視はデータの完全性を保つのに著しく有効である。 図２に戻って、キャッシュコントローラ４０が制御バス１０６にデータ読出し要 求を発生した時に、この信号はキャッシュコントローラ４０°によって感知され てアドレスバスインターフェース５２″に指令してアドレスバス４６に次に記憶 されるアドレスをラッチする。アドレスバスインターフェース５２′　は要求さ れたフィジカルアドレスをアドレスバスからラッチして外部アドレスレジスタ５ ８゛に記載する。ここでタグ部分を使用してバス監視タグストア５４゛が外部ア ドレスレジスタ５８”に挿入されたアドレスタグ部分に相当するタグを有するか 否かを定める。比較が成立すれば、キャッシュコントローラ４０゛　は保持信号 を制御バス１０６にセントし、キャッシュコントローラ４０にデータが潜在的に 現存しシステムバス接続を解放しないことを示す、キャンシュコントローラ４０ ゜は更にキャッシュデータストア２６′　内のデータがダーティ−か否かを定め る。 ダーティ−である場合にはカーシュデータストア２６゛　内のアドレスされたダ ーティ−データをデータバス１０２に置く、データバスインターフェース５０は このデータを捕捉しキャッシュデータストア２６に供給して記憶させる。更に、 キャッシュコントローラ４０”は制御バス１０６にバスシェアラインをセントし 。 キャッシュデータストア２６内に新に記憶されたデータが２位置以上にあること を示す、（明らかに、キャッシュコントローラ４０′がデータがダーティ−でな いことを知った時はキャッシュデータストア２６への連絡は不必要であり、キャ ッシュデータストア２６°内のデータは主メモリー１４から読出すデータと同様 である） キャッシュコントローラ４０°がある状態に対してバスシェアラインをセットし た時に、キャッシュコントローラ４０はシェアレジスタ３２にシェアビット（キ ャッシュデータストア２６に令書込んだデータに対応する）をその状態に対して セットする。 データをキャッシュデータストアから主メモリー１４に書込むと仮定すれば。 このデータ移送は上述の通り２組合されないキャッシュコントローラ（即ちデー タを読込まれるキャッシュデータストア以外のキャッシュデータストアを制御す るキャッシュコントローラ）によって監視される。かくして、キャッシュコント ローラ４０°がキャッシュコントローラ４０からの制御バス４８に生ずる書込指 令を感知した時はアドレスバスインターフェース５２゛及びデータバスインター フェース５０゛に指令して主メモリー１４に書込むアドレスとデータをラッチす る、次にタグ比較を行い、バス監視キャッシュタグストア５４゛　内のタグがア ドレスバスインターフェース５２゛　に記憶されたタグと等しいか否かを定める ０等しい場合にはキャッシュコントローラ４０゛はデータバスインターフェース ５０°に指令してカーシュデータストア２６”を新しいデータで更新する。 図３において、デシジョンツリーのＣＰＵ読込要求上にキャッシュミス、ダーテ ィ−、シェアでないとの一連のシーケンスが生じた時は、シェアデータの場合と 同様の作動を行う。即ち、データがシェアかシェアでないかは作動のシーケンス に無関係である。 しかし、キャッシュミスが生しデータがダーティ−でない場合（シェアがシェア でない場合共に）作動のシーケンスは異なる。この場合は主メモリー読出し要求 がキヤ・７ノユコントローラ４ｏからメモリー制御ユニット５４に送られ主メモ リーデータをキャッシュデータストア２６に書込む、キャッシュデータストア２ ６のアドレス位置のデータはダーティ−でないため、主メモリー１４内に存在す る同しデータで更新する必要はない、バスシェアラインはサンプルされ、シェア ヒツトは他のキャッシュコントローラが制御バスに生した続出要求に応答してシ ェアラインをセットし、同しデータを有することを示すことに応じてセントする 。最後にキャンシュデータストア２６の内容をＣＰＵｌ０に読込む。 図４に示すデシジョンツリーはデータ戻し表示を非要求キャッシュコントローラ によってシステムハス上に監視された時のシステムの作動を示す、上述の通り各 キャッシュコントローラは主メモリーに対するデータの書込読出に関して制御バ スを監視する。図４に示す例では１主メモリー１４からの続出をキャッシュコン トローラ４０が要求し、このデータ戻し要求をキャッシュコントローラ４０’に よって監視する。上述の通り、キャッシュコントローラ４０′はアドレスバスイ ンターフェース５２°内にラッチすべきアクセスされたデータのフィジカルアド レスを生ずる。次に、キャッシュヒントが生ずるか否かを定め、データがダーテ ィ−か否かを定め、ンエ７か否かを定める。この条件がヒツトでダーティ−でシ ェアであった時は、キャッシュコントローラ４０“は制御バス１０６に保持ライ ンをセットし、キャッシュデータストア２６゛　に指令して記憶したデータをデ ータバス１０６に書込み、このデータをキャッソユデータストア２６がデータバ スインターフェース５０に入力して記憶する。キャッシュコントローラ４０’　 は更に制御バス１０６にシェアラインをセントし、ｌに等しく、データの要求者 はｃｐｕであると見做す。 上述の場合に、キャッシュコントローラ４０“がシェアピントレジスタ３２゜内 の表示がシェアでないことを知った時は、シェア条件とほぼ同様のプロセスであ るが、シュアビットレジスタ３２″　は１にセントしキャッシュデータストア２ ６°内のデータのシェア状態を適切に表示する。 キャッシュヒントであり、キャッシュデータストア２６゛　内のデータがダーテ ィ−でない時は次の作動が生ずる。データがシェアの時は、キャッシュコントロ ーラ４０°はバスシェアラインを１にセットし、要求者はＣＰＵと見做す、デー タがシェアでない場合はバスシェア信号はｌにセントしキャッシュデータストア ２６°内の夫々のデータラインに組合せたシェアビットは１にセットし、記憶さ れたデータは事実上シェアであることを示す、この場合も要求者はＣＰＵである と見做す、プロセス内にキャッシュミスが存在すれば９作動の必要はない。 図１０ａ、１０ｂ、１０ｃのタイミング図は各種形式のバス相互作用を示す。 図１０ａはバイト、ワード、二重ワードの書込１次に指令ＩＤと二重続出（６４ ビツト）次に要求された二重ワードのＭＣＬＪ戻しを示す。 図１０ｂはキャッシュ取出し書戻しに対するロックライン、保持ラインの使用を 示す。この場合はキャッシュ取出が生じた時に、ミスが生じダーティ−データが アドレス位置に存在する。主メモリーから要求されたデータがキャッシュストア に書込まれる前にダーティ−データは主メモリーに書戻す必要がある０組合せた キャッシュコントローラ保持ラインとロックラインとを独占して指令ＩＤをＭＣ Ｕ３４に送り、８ワード続出を行う、独占した保持ラインは解放されるまではＭ ＣＵ３４がキャンシュスドアへの書込を行うのを防ぎ、独占したロックラインは このシーケンスの間に他のバス接続がバスを使用するのを防ぐ、書戻しの後に保 持ラインとロックラインを解放し、ＭＣＵ３４は要求された４個の二重ワードを キャッシュストアに自由に書込み得る。 図１０ｃは保持ラインの他の使用を示す０図示のバス接続は二重ワードの読込を 要求し、ＭＣＵ３４は要求された二重ワードを戻す、キャッシュは二重ワードの アドレスをラッチし９次のサイクルのロックアツプの指令を行う、キャッシュが ダーティ−マツチを発見した時はサイクル終了の僅かに前にキャッシュは保持を 独占する。書戻しキャッシュが二重ワードとそのアドレスを再送信しその後に解 放するまで他の接続がバスを使用するのを防ぐ、再送信はシステムバス上のバス 有効信号の独占によって示す。 図５はメモリー指令に対する書込をＣＰＵから受けた時のプロセスを示す、こフ ィジカルアドレスを解析して書込むべく探索するデータがキャッシュデータスト ア２６内に存在するか否か（ヒントかミスか）を定める。ヒツトであり、ダーテ ィ−でシェアである時は、キャッシュコントローラ４０はキャッシュデータスト ア２６とキャソシュタダスト７２８に夫々のデータとタグビットを記憶させる。 しかしＣＰＵはシェア位置に書込中であるため、書込作用は主メモリー１４に対 して生ずる。かくしてデータはキャッシュデータストア２６に書込まれるに加え て、制御ハス１０６上の書込指令を経て主メモリー１４に書込まれる。 シェアデータがキャッシュデータストア２６゛　に存在すると仮定すれば、書込 はキャッシュコントローラ４０°によって感知され、キャッシュデータストア２ ６゛　は同じタグを有するデータを含むことを定める。キャッシュコントローラ ４０°はデータバスインターフェース５０゛　に指令してキャッシュデータスト ア２６から主メモリー１４に書込中のデータのデータ位置を更新する。（指令は アドレスバス及びデータバスインターフェース５２°、５０゛　によって捕捉さ れる）これによって、各キャッシュデータストアは最も更新された情報を記憶す る。主メモリーデータとキャッシュデータストアとは同じ情報を含むため、ダー ティ−ビットはリセットされて０になる。 主メモリーに書込むデータがシェアでない時は、必要なことはキャッシュデータ ストア２６を更新することである。データは主メモリー１４内に記憶されるデー タと等しくないため、主メモリーに対する書込みは生じない。 キヤ、ンユヒントであり、ダーティ−でなく、シェアの表示がある場合には。 キヤノンユヒノト、ダーティ−、シェアの場合と同じ作動である。データがシェ アでない場合には、キャッシュは更新され、キャッシュデータストア２６内のデ ータは主メモリー１４内の同じメモリー位置に記憶されたデータとは異なるため ダーティ−ビットは１にセットされる。 ＣＰＵがメモリーに書込指令を受け、キャッシュミスがあり、キャッシュデータ ストア２６内のそのアドレス位置内に既に記憶されているデータにダーティ−表 示がある場合には複雑なステップの組合せが生ずる。データがシェアか否かは無 関係である。第１に主メモリー続出要求がキャッシュコントローラ４０によって メモリー制御ユニット５４に伝達される１次にキャッシュデータストア２６内の ダーティ−エントリーを主メモリー１４に書込む、修正すべき実際のデータを主 メモリーＩ４からキャッシュデータストア２６に逆に書込み、キャッシュタグス トアとバス監視キャッシュタグストアを更新する。キャッシュデータストア２６ の新データを次にＣＰＵｌ０の作動によって更新し、新データを同じデータ位置 に重ね書きを行う。（システムは選択的に全二重ワード、１個のワード、バイト の任意の組合せを重ね書きする能力を有する。）メモリー信号に対する書込は制 御バス１０６上で感知され、他のキャッシュコントローラがキャッシュデータス トア内にアクセスされたデータを持つ場合には制御バス１０６にバスシェアライ ンをセットしてシェアデータを示す、バスシェア信号はキャッシュコントローラ ４０によって感知され、シェアビットレジスタ３２内のシェアビットを１にセッ トする。更にＣＰＵｌ０によってキャッシュデータストア２６に書込まれたデー タを主メモリー１４に書込み、キャッシュコントローラ４０°によって感知され てそのキャッシュデータストアを修正する。ダーティ−ビットレジスタ３０内の ダーティ−ビットを０にリセットする。母線シェア信号が０である時はＣＰＵエ ントリーを主メモリー１４に書込む必要はない。図５のデシジョンフリーの下部 の枝に示す通り、最初に表示されたデータがシェアか否かは作動に無関係である 。 ＣＰＵの書込信号に応答して、キャッシュミス、ダーティ−でない、シェア又は シェアでない表示がある場合は２作動はダーティ−の場合とほぼ同様である。 しかし、ダーティ−でない場合は同じデータを含むため主メモリーの更新は不必 要である。 図６に示すデシジョンツリーはメモリーへの書込指令をシステムバス上に感知の ＣＰＵ／キャッシュシステム又はＩ１０インターフェースからメモリーに書込ま れるデータが組合せたキャッシュデータストア内にあることを知り、シェアであ ることを知った時は、単にキャッシュを更新してメモリーに書込む新データに一 致させる。シェアでない場合にキャツシュヒツトを表示される時は、もし他のキ ャッシュデータストアからメモリーに書込まれるデータと同じデータがキャッシ ュデータストアにある時はエラー状態を感知する。凡ての場合にキャッシュデ− タストアをメモリーに書込むデータによって更新する。 ここまでの説明は主として、メモリーからの二重ワードアクセスとメモリーへの 二重ワード書込である０図１に示す通り１図２のシステムの使用するデータフォ ーマントは２個の４バイトワードをキャッシュデータストアのライン毎に含む、 多くの例で、データワードを続出、書込のみでなく、１回の作動で多数の二重ワ ードを続出、書込を行い、各二重ワードについて個々の記憶又は書込の必要がな いことが有利である。指令セント、又は長い特性のストリング上の作動のアクセ ス又は書込の場合に特に有利である。 多数の二重ワード作動を取扱うにはステータスレジスタを準備する０図２に示す 通り、各カーシュコントローラ４０，４０°はマルチワードステータスレジスタ ９０．９０’　を含む、このステータスレジスタはマルチワード移送に使用され る。 図７に示すフロー図はマルチワードデータ移送がシステムバス４２に生じ、マル チワード続出要求者以外のキャッシュコントローラによって監視された場合であ る。各キャッシュコントローラは連続的にマルチワード移送に対して監視する、 データ戻し間、キャッシュコントローラは移送されるデータワードが組合せたバ ス監視キャッシュタグストア内に記憶されるタグと同じタグを有することを知る 場合がある。キャッシュコントローラは組合せたマルチワード移送レジスタのヒ ント表示を知ったキャッシュタグのアドレスに対応する位置に１ビツトつをセッ トする。同様にキャッシュコントローラはマルチワード移送に第１のヒントを検 出すれば、バス保持制御ラインをセットし、キャッシュコントローラは追加のデ ータを期待し得るデータを受けることを注意する。 キャッシュコントローラはシステムの監視を継続し、マルチワード移送が終了す るまで継続する。この時に（キャッシュコントローラ４０°はバスを監視する） マルチワードレジスタ９０゛　は一連のＯと１とを記憶し、１はヒツト表示が生 じたアドレスに対応する位置である。 キャッシュコントローラは第１のヒントによって指示されたアドレスでそのタグ ストアをアドレスする。このアドレスに記憶されたデータがダーティ−と示され ている時はこれをデータ要求者に送信する。データがダーティ−でないことを知 れば次のアドレスをアクセスし、プロセスを繰返してマルチワード移送レジスタ の位置に相当する凡てのアドレスを検査する。 次に、キャッシュコントローラ４０”はダーティ−でありマルチワード移送レジ スタ９０°に対応するデータをキャッシュコントローラ４０に組合せたインター フェースユニットに送信してキャッシュデータストア２６に記憶させる。 図８はメモリーからのＮマルチワードデータ続出を示すフロー図である。最初に ＣＰＵは組合せたキャッシュからのマルチワードデータ続出を要求する０例えば ＣＰＵｌ０はライン８０を経てキャッシュコントローラ４０にマルチワードデー タ要求を発生する。しかし要求された最初のキャッシュタグがキャッシュデータ ストア２６内にない（ミス）ことを知った。コントローラ４０はメモリー制御ユ ニット５４にマルチワードインストラクション要求を送る。実際のデータ移送が 生ずる前にキャッシュタグストア２６内の第１の二重ワードを受けるメモリー位 置がアドレスされる。このアドレスに現存するデータに対応するダーティ−ビッ トを検査してｌをセットすべきかを定める。否の場合には主メモリーに畜房す必 要はなく、マルチワード移送レジスタ内の対応するステータスビットは０を保ち 、この位置は重ね書き可能を示す、１にセットすれば１Ｍね書きの前に更新のた めに主メモリーに畜房す必要がある。 畜房し、又は畜房し不必要の後に、キャッシュタグストアをアドレスする。ヒツ トがあれば、マルチワード移送レジスタ９０内のステータスビットは１にセント する０次にＮタグストアのアドレスが生ずるまでプロセスを繰返し凡てのＮ二重 ワードを検査する。次にデータバスインターフェース５０によって捕捉されたデ ータバス１０２上にＮデータワードを読出したメモリー制御ユニット５４からコ ントローラ４０はデータ戻しを行う、マルチワード移送レジスタ９０が参加しキ ャッシュデータストア２６内の位置を更新する。（即ちマルチワードレジスタ９ ０のＯにセットされた位置に対応する位置のみ）かくしてダーティ−データが主 メモリーに畜房され主メモリーが完全に更新されるだけでなく、主メモリー１４ から受けた最新でないデータはキャッシュデータストアに記憶されるのを防がれ る。 場合によって、キャッシュメモリー間に矛盾が生ずる。この例として主メモリー から要求者にデータを戻す間に２個以上のキャッシュによって監視される。これ らのキャッシュが主メモリーから戻されるデータユニットに対してヒントとすれ ば、監視したアドレスでデータのダーティ−状態を検査する機会を持つ前に夫々 の保持ラインをセットする。矛盾を防ぐために図９に示すプロセスを使用する、 各キャッシュコントローラは他の保持ラインが前のクロックサイクル間にセット されたか否かを検査する。イエスならば以前にセットされた保持ラインが優先す る。両保持ラインが同じクロックサイクル間にセントされた時はキャッシュコン トローラは小さい識別番号を有するＣＰＵが優先する。 本発明の上述の実施例は例示であり、当業者は各種の変型が可能である。従って 本発明は上述の実施例のみに限定されず、請求の範囲によって限定されるもので ある。 浄１１Ｆ（内容に変更なし） アｙｖ又　フォーマント フ゛−り　フォーマント ＦＩＧ、　ＩＢ ＦＩＧ、　２ｂ ノモ１升への経出忠ヤ ＦＩＧ、　３ ＦＩＧ、　４ メでり１ｘ（ｐｕの−Ｘ込 ＦＩＧ、　６ メモリー力らのＮマルチワード　プーフｉ＆已ＦＩＧ、８ ＦＩＧ、　９ 手続補正書（方式） ％式％ ２、発明の名称 キャッシュメモリー付マルチ処理システム３、補１１：をする者 事件との関係　特許出願人 住所 名　称　ウォング・ラボラトリーズ・インコーホレーテッド４、代理人 住　所　東京都千代１１．１区大手町二丁目２番１号新大手町ビル　２０６区 ５、補正命令の［１付　平成　３年１０Ｊ１８日　（発送日）別紙の通り（尚、 （３）の書面の内容には変更ない国際調査報告

Claims (12)

【特許請求の範囲】
1. １．中央処理ユニットと，主メモリー手段と，バス手段とを含むデータ処理シス テムにおいて， 該中央処理ユニットとバス手段との間に結合され主メモリー手段から受けたデー タユニットをアドレス可能記憶位置内に記憶するキャッシュメモリー手段であっ て， データユニットの無効姓を示す装置を有しないキャッシュメモリー手段，各デー タユニット記憶位置に関連し，該位置の内容が主メモリー手段から受信されてか ら修正されたか否かを示すステータス手段，キャッシュメモリー手段に関連し， データユニットが中央処理ユニットから要求された時に各データユニットが最新 のデータを代表することを確認する制御手段とを含むことを特徴とするデータ処 理システム。
2. ２．前記ステータス手段が，データユニット記憶位置の内容が他にあるか否かを 示す場合に，中央処理ユニットから受けたデータユニットをキャッシュメモリー ユニットのデータユニット記憶位置に入れる手段を含み，前記制御手段は入力し たデータユニットが他にあることのステータス手段の表示に応答して入力したデ ータユニットを主メモリー手段に送信させることを特徴とする請求項１記載のデ ータ処理システム。
3. ３．前記制御手段は，データユニットの主メモリー手段への送信に応答してステ ータス手段を修正してキャッシュメモリー手段内の記憶位置内のデータユニット が主メモリー手段内に記憶されるデータユニットと相違しないことを示すことを 特徴とする請求項２記載のデータ処理システム。
4. ４．前記キャッシュメモリー手段に関連しかつバス手段に結合され，主メモリー 手段に書込まれたデータユニットを監視してデータユニットを主メモリー手段か ら移送する監視手段を更に含むことを特徴とする請求項３記載のデータ処理シス テム。
5. ５．主メモリー手段に対してマルチデータ読出し表示を発生させるキャッシュコ ントローラ手段， 前記ステータス手段がキャッシュメモリー手段の記憶位置内のデータユニットか 主メモリー手段から最近に書戻されたため内容物が修正されていると表示した時 に主メモリー手段からデータユニットをキャッシュメモリー手段に記憶位置への 移送を禁止するレジスタ手段， とを含むことを特徴とする請求項１記載のデータ処理システム。
6. ６．前記制御手段は断定された時に他から母線手段のアクセスを得るのを防ぐ保 持手段を含み，制御手段はメモリーに書込み指令に応答した後にキャッシュミス 及びダーティーデータを該指令に示すアドレスに発見した時に保持手段を断定す ることを特徴とする請求項１記載のデータ処理システム。
7. ７．前記ダーティーデータが主メモリー手段に書込まれた後に制御手段によって 保持手段をリセットし，これによって主メモリー手段はアドレスデータを指令に よって指示されたキャッシュ手段のアドレスに書込むことを可能にすることを特 徴とする請求項６記載のデータ処理システム。
8. ８．前記キャッシュメモリー手段に関連しかつバス手段に接続され，バス手段に 主メモリー手段からデータレジスタに移送されたデータのアドレスを検出するバ ス監視手段， 移送されたデータと同じアドレスを有するデータがキャッシュメモリー手段内に あるか否かを定め存在すれば保持信号をバス手段に発生する手段，とを含むこと を特徴とする請求項１記載のデータ処理システム。
9. ９．キャッシュメモリー手段内のアドレスに記憶されたデータが移送されたデー タと相違するか否かを検出し，この場合に相違する内容のデータをキャッシュメ モリー手段からデータレジスタに移送する手段をさらに含むことを特徴とする請 求項８記載のデータ処理システム。
10. １０．前記データレジスタは保持信号の感知に応答して母線手段との相互作用を 保ち，異なる内容のデータをキャッシュメモリー手段から受けることを特徴とす る請求項９記載のデータ処理システム。
11. １１．マルチデータユニット移送レジスタと，主メモリーからの母線手段への多 数データ読出しの検出に応答してこのデータユニットがキャッシュメモリー手段 内にあるか否かを定める手段をさらに含み，マルチデータユニット移送レジスタ 内の存在の表示を記録し，データユニットがダーティーであるか否かを定めるこ とを特徴とする請求項１０記載のデータ処理システム。
12. １２．更に指示されたデータユニットがキャッシュレジスタ内に存在しダーティ ーである場合にキャッシュメモリー手段からマルチデータユニット移送の受取者 に移送する手段を含むことを特徴とする請求項１１記載のデータ処理システム。