JPH04501624A - 数学的に正確なベクトルおよび対称的なパターンを供給するデジタルベクトル発生器装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 １、　発明の分野 本発明は、とくに電子的表示装置へ適用されるデジタルベクトル発生器に関する ものである。

２、　従来技術の説明 デジタルベクトル発生器は、電子的表示装置を含めた各種の用途において利用さ れる。たとえば、それらは、ラスク走査され、または字を書くようにして発生さ れる陰極線管表示装置、ｘ−ｙプロッタ、数値制御機、ロボット工学のために用 いられる。知られているベクトル発生法は開ループカーブ発生技術または閉ルー プカーブ発生技術を用いる。開ループ技術は、同じ基本的ハードウェアを共用す る各種のベクトル命令フォーマットを含むことができるから、しばしば有利であ る。たとえば、開ループ技術では、極座標ベクトルフォーマットと直角座標ベク トルフォーマットを効果的に利用できる。極座標ベクトルを実行することによシ 記号論（ｓｙｍｂｏｌｏｇ７）の回転を非常に簡単にできる。また、開ループア ルゴリズムにより、ベクトル角とは独立に、一定速度でベクトルを発生できる。

一定速度ベクトル発生器は、ベクトル角の関数として変化しない点と線のベクト ルパターンを発生できる。

直角座標系の場合には、ベクトル発生装置のＸ座標軸とＹ座標軸に対して２つの アキュムレータをそれぞれ利用して、２次元開ループベクトル発生が一般に実現 される。ベクトルを発生されるために、アキュムレータにベクトルの始点のＸ座 標とＹ座標がロードされる。それから、Ｎ個のクロックサイクルの各サイクル中 に、Ｄ　Ｘ／Ｎの値とＤＹ／Ｎの値をそれぞれのアキュムレータに加えることに より、ベクトルが発生される。ここに、ＤＸはベクトルのＸ成分、ＤＹはベクト ルのＹ成分である。一般に、各ベクトルは整数部と小数部を有する。整数部は、 ベクトルを表示するために照明すべき画素（ピクセル）を選択するベクトル発生 器出力を構成する。このベクトル発生技術は開ループ積分と呼ばれる。本発明を ２次元ベクトル発生の応用について説明するが、開ループベクトル発生は、第３ のアキュムレータの付加によって３次元空間へ容易に拡張される。本発明の改良 は３次元ベクトル発生へも応用できる。

開ループ積分は正接アルゴリズムまたは正弦／余弦アルゴリズムを一般に利用す る。正接アルゴリズムにおいては、最大ベクトル成分の軸に対応するアキュムレ ータが、クロックサイクルごとに１整数部位だけ進ませられ、他のアキュムレー タがベクトル角の正接だけ進ませられる。正弦／余弦アルゴリズ、ムにおいては 、Ｘ座標とＹ座標は、各クロックサイクルごとに、ベクトル角の余弦と正弦だけ それぞれ進ませられる。本発明に従って構成できる正接アルゴリズムベクトル発 生器の例が、１９７８年９月１９日に付与された［デジタル・ストローク・ディ スプレイ・クイズ・ベクター、サークル・アンド書キャラクタ・ゼネレーション ・ケイパビリティ（Ｄｉｇｔｔａｌ　５ｔｒｏｋｅ　Ｄｉｓｐｌａｙ　ｗｆｔｈ 　Ｖｅｃｔｏｒ、　Ｃ１ｒｃｌｅ　ａｎｄＣｈａｒａｃｔｅｒ　Ｇｅｎｅｒａｔ ｉｏｎ　Ｃａｐａｂｉｌｉｔｙ　）　Ｊ　という名称の米国特許第４，１１５， ８６３号に開示されている。

゛本発明に従って構成できる正弦／余弦ベクトル発生器の例が、１９８４年１１ 月６日に付与された「ディスプレイ・ベクターｅゼネレータ・ニーティライジン ク勢サイン／コサインＯアキュムレーション（Ｄｔｓｐｌａｙ　Ｖｅｃｔｏｒ　 Ｇｅｎｅｒａｔｏｒ　Ｕｌｉｌｉｚｉｎｇ　５ｆｎｅ／Ｃｏ５１ｎｅ　Ａｃｃｕ ｍｕｌａｔｉｏｎ　）　Ｊ　という名称の米国特許第４，４８１，６０５号に開 示されている。それらの特許第４，１１５，８６３号および第４，４８１，６０ ５号を参考のためにここに含めた。

開ループ積分を利用するベクトル発生では、ＸアキュムレータとＹアキュムレー タに付加される増分値に含まれている切捨て誤差が、ベクトルが発生されるにつ れて誤差が累積する結果となり得る。開ループ積分を利用すると、表示される記 号の確度が折シ合わされる結果となって、表示の質を低下させる。

そのように確度が低下すると希望のベクトルの数学的焦点に位置させられていな い画素が照明される結果となシ、その結果として、たとえば、−緒にならない線 端部や、閉じてしまう開曲線が生ずることになる。それらの表示アノモリイ（ａ ｎｏｍｏｌｉｅｓ　）　という結果をもたらす切捨て誤差は、開ループ積分を利 用するデジタルベクトル発生装置に固有のものである。

本来的に自己修正的であって、最大誤差が本来的に限られるような閉ループベク トルアルゴリズムを利用することによシ、切捨て誤差をなくすことができる。閉 ループベクトル発生においては、ベクトルが長くなっても誤差が大きくなること はない。しかし、閉ループアルゴリズムは、記号論の回転を簡単にするために極 座標を利用するベクトル命令には適合しない。記号論の回転のための極ベクトル の固有の利点は、切捨てと座標変換による誤差問題が大きくなることがある。ま た、上記のように、閉ループアルゴリズムを利用すると、定束度ベクトル発生は 容易には行えない。

本発明は、切捨て誤差から通常起る異常が生じない、開ループアルゴリズムによ るベクトル発生を行えるようにするものである。これは、各ベクトルの発生前に アキュムレータの小数部をＩ　ＬＳＢ　の半分の値、またはＩ　ＬＳＢ　の半分 より小さい値にプリセットし、かつアキュムレータの小数分解能に対して最大ベ クトル長を制限することによシ、行うことができる。

アキュムレータの小数部をプリセットすることによｐ、切捨誤差を含まない数学 的に完全なベクトルが得られる。切捨て誤差が含まれると、小数のプリセットと 最大ベクトル長の制限により、ベクトルの端点における誤差をアキュムレータの 小数ビットに制限する。各ベクトルの発生前にアキュムレータの小数ビットをプ リセットすることによシ、引き続くベクトルにおける切捨て誤差の累積が解消さ れる。

また、最大ベクトル長を更に制限することによシ、正接アルゴリズムを利用して 数学的に完全なベクトルを確実に発生できる。

本発明は、複雑な記号論を発生するためにベクトルが連結された時に、対称的な パターンの発生の強制も行う。実際には、ＩＬＳＢの半分またはＩ　Ｌ、ＳＢよ り半分小さいのに小数アキュムレータをプリセットすることを制御することによ シ、対称が強制される。これは、Ｉ　ＬＳＢの半分よシ小さく常にプリセットし 、それからベクトルの最初のクロックサイクルにおいて、ベクトル角が存在する ８角形の関数として、アキュムレータへの桁上げ入力を条件附きて可能にするこ とによシ行われる。

図面の簡単な説明 第１図は本発明に従って実現される開ループ積分ヲ用いるベクトルプロセッサの 概略ブロック図、第１Ａ図は本発明の第１図のハードウェアで実行できる各種の 命令のフォーマットを示すチャート、第２Ａ図は従来技術によるベクトルの発生 を示し、第２Ｂ図は本発明を利用するベクトルの発生を示し、第３Ａ図は、アキ エムレータが半分に初期した、本発明に従った文字ｒＶＪの発生を示し、第３Ｂ 図は、アキュムレータをマイナスＩ　ＬＳＨの半分に初期化した、本発明に従っ た文字「ｖ」の発生を示し、第３Ｃ図は対称的なアルゴリズムを利用して本発明 に従った文字ｒＶＪの発生を示し、第４図は本発明の対称的アルゴリズムにおい て用いられる直角座標８角形定義の線図、第５Ａ図は本発明の対称的アルゴリズ ムを用いることなしに連結されたベクトルを用いる８角形の、本発明に従った、 発生を示し、第５Ｂ図は本発明の対称的アルゴリズムを用いて連結されたベクト ルを用いる８角形の、本発明に従った、発生を示し、第６図は本発明の対称的ア ルゴリズムの動作の説明に有用な注釈をつけられた８角形チャ本発明は、開ルー プベクトル発生から通常生ずる誤差をなくすように、開ループベクトル発生の基 本的な技術を修正するものである。直角座標系における２次元ベクトルは、Ｘ軸 のためのものと、Ｙ軸のためのものの２つのデジタルアキュムレータで発生でき る。Ｎ個のクロックサイクルの各クロックサイクルにおいて増分値ＤＸ／ＮをＸ アキュムレータに加え、増分値ＤＹ／Ｎ　をＹアキュムレータに加えることによ りベクトルが発生される。アキュムレータの小数部は有限寸法のものであるから 、それに加えられるＤＸ／Ｎ値と　ＤＹ／Ｎ値は切捨て誤差を含むことがある。

したがって、ベクトル発生器の出力であるＸとＹのアキュムレータの整数値がｘ ｂとなるまで、いくつかのクロックサイクルにわたってＸとＹのアキュムレータ 内で誤差が増大することがある。

クロックサイクルの数とともに整数誤差の確率は高くなるから、非常に複雑な記 号の使用を発生するためにベクトルが連結されると誤差は大きくなる。しかし、 本発明は、どの単一ベクトルの端点にも整数誤差が生ずることがないようにし、 かつ累積した誤差を捨てるためにあらゆるベクトルの最後のクロックサイクルに おいて各アキュムレータの小数部をリセットすることにより、多数のベクトルの 発生における誤差の累積をなくす。本発明は、アキュムレータの小数分解能が発 生されるベクトルに対して十分に高ければ、正接アルゴリズムを用いて数学的に 完全なベクトルも発生する。数学的に完全なベクトルはそのベクトルのどの点に も整数誤差を持たない。

本発明は、複雑な記号論を発生するためにベクトルが連結された時に、対称的な パターンの発生を強制できる開ループベクトル発生器も更に修正する。

開ループ積分技術を用いる、ハードウェアベクトル発生器の最も一般的なやシ万 においては、各ベクトル軸ごとにアキュムレータ装置が用いられる。したがって 、２次元ベクトル発生のためには２つのアキュムレータがめられ、３次元ベクト ル発生には３つのアキュムレータがめられる。与えられたベクトルの発生中のあ らゆるクロックサイクルにおいてそれぞれの各アキュムレータに加えられる増分 値を保持するために、各アキュムレータに１つずつ入力データバッファレジスタ が用いられる。与えられたベクトルの発生に用いられるクロックサイクルの数を 制御するために、カウンタ回路も用いられる。

１組のアキュムレータと、入力データバッファレジスタと、長さカウンタと、必 要とされる全−Ｃの制御ロジックとを含むハードウェア回路が一緒にベクトル実 行回路を構成する。低価格のベクトル発生器装置は、そのようなベクトル実行回 路とともに汎用マイクロコンピュータを含むこともある請求められているデータ パラメータをベクトル実行回路へ転送して、各ベクトル発生動作を開始させるた めに、マイクロコンピュータは出力命令を実行できる。しかし、このベクトル発 生法は性能が限られる。ベクトル発生の能力を高くするために専用プロセッサが しばしば採用される。

第１図は、本発明に従ってベクトル命令を実行するために設計された専用プロセ ッサのブロック図である。そのプロセッサは第１Ａ図に示されている種類の命令 を実行するために設計される。第１図のベクトルプロセッサは２次元ベクトルの ために設計されている。したがって、それは２つのアキュムレータを含む。Ｘア キュムレータ３０とＹアキュムレータ１０の構成は同一である。Ｘアキュムレー タはレジスタ３１を含む。そのレジスタの整数入力と小数入力が別々の整数マル チプレクサ３２および小数マルチプレクサ３３からそれぞれ取出される。Ｘアキ ュムレータには加算器３４も含まれる。その加算器の入力はＸレジスタ出力４７ と、Ｘアキュムレータの外部のＸマルチプレクサ５４の出力端子３５から取出さ れる増分値で構成される。増分入力のための値の範囲はＸレジスタの値の範囲よ り全体として小さい。しかし、加算器への増分入力がＸレジスタのビット数と同 じビット数を有するように、Ｘマルチプレクサ５４からの値３５を符号拡張でき る。

Ｘレジスタ４７は整数ビットと小数ビットを含むが、アキュムレータの出力４８ としてそれの整数部だけが用いられる。同様に、Ｙアキュムレータ１０に対して はＹレジスタの出力２７の整数部２８だけがアキュムレータの出力として用いら れる。ラスク走査される表示装置に表示記号発生器を応用するために、Ｘ出力４ ８とＹ出力２８を通常用いて、２次元表示映像メモリにベクトルを書込む目的で 、そのメモリをアドレスする。カリグラフＣＲＴ表示装置の場合には、Ｘ出力と Ｙ出力がおのおのアナログ信号へ変換される。それらのアナログ信号は、ベクト ルをＣＲＴ表示スクリーン上に直接「書込む」ために、ＣＲＴの電子ビームの位 置を制御する。

第１図の全てのレジスタと全てのカウンタは、１個のクロック信号の同じ縁部で 請求めに応じてロードすなわち進ませることができ、それによ、ｉり１つの位相 クロックを使用できるようにする。命令フェッチサイクル中に、実行すべき命令 のアドレスがプログラムカウンタ６１に保持される。そのプログラムカウンタの 出力８７はマルチプレクサ６３を通ってプログラムメモリ６４のアドレス入力端 子８２ヘゲートされる。命令フェッチサイクルが終ると、１つの位相クロック信 号が遷移することによシブログラムカウンタが増大させられて、次のクロックサ イクルの間にプログラムカウンタはメモリ内の次に順次高い場所のプログラムメ モリアドレスを保持スる。

そのメモリ場所は次に実行する命令を含むことができ、またはフェッチされたば かりの命令の２番目の・語を含むことができる。

第１Ａ図の各命令フォーマットは、１語命令１２０ｔｖｘＤ高位のビット、また は２語命令１０１の最初の語のより高位のビットに常に位置させられるオペレー ションコードフィールドを含ム。命令フェッチサイクルが終ると、プログラムメ モリ６４のデータ出力端子８１で命令語（または２語命令の最初の語）を利用で きる。命令フェッチサイクルの終シにクロック信号が遷移すると、全命令語がＤ レジスタ５９ヘロードされる。また、命令語８８のオペレーションコードビット がＯＰコードレジスタ５２にロードされる。また、ＴＡＮベクトル命令１０４と 極ベクトル命令１１３における長さカウントに用いられる命令語８９の下位ビッ トがＬカウンタ５３にロードされる。

命令を正しく実行するためにめられる制御信号を取出すために、各命令実行シー ケンス中にｏｐコードレジスタ５２の出力９５が制御論理５１により用いられる 。２つのアキエムレータにより要求される制御信号が第１図に示されている。し かし、簡単にするために、第１図の他のブロックへの制御信号は示していない。

Ｘアキュムレータへの制御信号は、加算器３４への最下位ビットへの桁上げ入力 ３６と、加算器出力４０の小数部４２または０．０１１１・・・１でちる固定さ れた２進値４３がマルチプレクサ出力端子４５ヘゲートされるかどうかを制御す る小数マルチプレクサ３３への選択入力３７と、加算器出力４０の整数部４１ま たはアキュムレータ人力３５がマルチプレクサの出力端子４４ヘゲートされるか どうかを制御する整数マルチプレクサ３２への選択入力３８と、与えられたクロ ックサイクルの終シにＸ７−？エムレータのレジスタ３１に条件附きでロードす るためのゲートされるクロック信号３９とで構成される。ゲートされるクロック 信号３９を使用することの代シは、あらゆるサイクルにおいてアクティ°プであ る主クロツク信号を、レジスタをロードさせるサイクルを決定する可能化信号と ともに使用するある種のレジスタを採用することである。

参照番号１１〜２８は、Ｘアキュムレータ３０に関して説明したものと同一のＹ アキュムレータ１０内の部品を示す。

本発明の好適な実施例は２進の２の補数系を用いる。第１図のアキュムレータは 、本発明を実施するためにとくに設計された諸機能を含む。そのような機能の１ つは各アキュムレータの２の補数加算器への条件附き桁上げ入力である。別の機 能は、アキュムレータの小数部の初期値に対して一定値０．０１１１・・・１　 を使用することである。更に別の機能は、アキエムレータレジスタヘロードされ る小数入力と整数入力を独立に選択するために、別々のマルチプレクサを用いる ことである。

飛越し命令またはサブルーチン飛越し命令の最初のサイクルにおいては、飛越し 命令１２１またはサブルーチン飛越し命令１２３のアドレスフィールドビットに 対応する、Ｄレジスタ出力８４の下位ビットが、マルチプレクサ６２を通じてプ ログラムカウンタ６１の入力端子８６ヘゲートされ、かつそれぞれの命令の最初 のクロックサイクルの終シにプログラムカウンタにロードされる。それらの命令 の第２のクロックサイクルは命令フェッチサイクルである。それは次に実行する 命令をロードする。それは、以前にプログラムカウンタにロードされたプログラ ムメモリアドレスに位置させられる。また、サブルーチン飛越し命令に対しては 、プログラムカウンタ８７の出力が、最初のクロックサイクルの終りに、Ａレジ スタ６０にロードされる。これは、レジスタＡ内で、サブルーチン飛越し命令に 続く命令のアドレスを節約する。戻シ命令の最初のサイクルにおいて、Ａレジス タ８５がマルチプレクサ６２を介してプログラムカウンタの入力端子８６にゲー トされ、前記最初のサイクルの終りに起るクロック遷移の時にプログラムカウン タにロードされる。戻シ命令の第２のサイクルは命令フェッチサイクルである。

したがって、戻υ命令には、最近に実行されたサブルーチン飛越し命令の直後の 命令の実行が続く。多くのレベルのサブルーチン（すなわち、ネストされたサブ ルーチン）がめられたとすると、Ａレジスタ６０を後入れ一先出しレジスタスタ ックで置換できる。

ロード制御命令は実行のためにただ１つのクロックサイクルを要する。命令フェ ッチサイクルであることに加えて、この１つのクロックサイクルはＶレジスタに Ｄレジスタからの出力８４の下位ビットもロードする。それらのビットは雑多な フィールド１１９と、ロード制御命令語のビデオフィールド１１８とに対応する 。■レジスタ９９の出力は、表示されるベクトルのビデオ輝度と色の少くとも一 万を制御するために用いられる。■レジスタ出力ビットのいくつか（たとえば、 雑多なビット１１９に対応するもの）を、選択可能な点と線のパターンを有する ベクトルを発生するためにビデオ変調を可能／不能にするためにも用いられるこ とがある。

ロードバイアス命令の最初のクロックサイクルにおいて、回転角１１２を含む命 令の第２の語がプログラムメモリの出力８１からＤレジスタにロードされる。プ ログラムカウンタ６１は次の命令をアドレスするためにも増大させられる。第２ のクロックサイクルは命令フェッチサイクルであって、バイアスレジスタ５７に Ｄレジスタへの出力８４のロードも行う。発生されたベクトルを回転させるため に極ベクトル命令にそのバイアスレジスタが用いられる。

初゛期Ｘ値１００と初期Ｙ値１０３をＸアキエム１／−タとＹアキュムレータに それぞれロードするためにロードＸＹ命令が用いられる。命令実行の最初のクロ ックサイクルにおいて、レジスタの出力８４が加数論理５８を介してＸマルチプ レクサ５４の入力端子９２ヘゲートされる。それは、Ｘマルチプレクサ５４を介 して整数マルチプレクサ３２の入力端子３５にもゲートされ、かつ整数マルチプ レクサを介して入力４６の整数部４４とＸアキュムレータのレジスタ３１ヘゲー トされ、サイクルの終シに前記レジスタ３１の整数部にロードされる。また、値 ０．１１１−＠−１が小数マルチプレクサ３３を介して入力４６の小数部４５と Ｘアキュムレータのレジスタ３１ヘゲートされ、サイクルの終りに前記レジスタ の小数部にロードされる。

また、ＸＹロード命令の最初のクロックサイクルに、初期値Ｙ１０３を含むその 命令の２番目の語がプログラム命令からＤレジスタへ転送される。プログラムカ ウンタは増加もされる。２番目のクロックサイクルは命令フェッチサイクルであ る。また、２番目のクロックサイクルにおいて、Ｄレジスタは加数論理５８と、 Ｙマルチプレクサ５０と、Ｙ整数マルチプレクサ１２を介してゲートされ、Ｙア キュムレータのレジスタ１１の整数部ヘロードされる。値０．１１１・・・１も Ｙ小数マルチプレクサ１３を介してゲートされ、Ｙアキュムレータのレジスタ１ １の小数部にロードされる。

正接ベクトル命令または極ベクトル命令の初めのクロックサイクルの時に、プロ グラムカウンタ６１は増加させられ、それぞれの命令の第２の語がプログラムメ モリからＤレジスタへ転送される。正接ベクトル命令１０４、または、与えられ たベクトルの発生に用いる累算サイクルの数を指定する極ベクトル命令１１３が 、それぞれの命令をフェッチするために用いられたクロックサイクルの時にＬカ ウンタにロードされていることに注目されたい。

命令実行シーケンスの第１のクロックサイクルの後で、２つのアキュムレータへ 加える増分値が発生される。Ｘアキュムレータへ加えられる正しい増分り入力３ ５ヘゲートされる。同様に、Ｙアキュムレータへ加えられる正しい増分値がＹマ ルチプレクサ５０を介してＹアキュムレータ人力１５ヘゲートされる。それらの 増分値を発生し、それぞれのアキュムレータの入力端子において安定になるまで に要する時間のために、第１の累算クロックサイクルはベクトル命令実行の第３ のクロックサイクルで起る。

Ｌカウンタ５３内の値で決定される１ステツプベクトルの場合には、この第３の クロックサイクルは命令実行の最後のクロックサイクルでもあり、したがつて命 令フェッチサイクルである。多くの段を有スるベクトルの場合は累算クロックサ イクルが繰返えされ、Ｌカウンタ内の値が、命令フェッチサイクルでもある、最 後の累算クロックサイクルの発生ヲＬカウンタ内の値が示すまで、各前記クロッ クサイクルごとにＬカウンタは減少させられる。

正接ベクトル命令の場合には、少くとも１つのアキュムレータへ加えられる増分 加数値は＋１または−１である。Ｄレジスタ５９に含まれ、制御論理５１への入 力８４である、ベクトルのための８分円コード１０７が、Ｘマルチプレクサ５４ とＹマルチプレクサ５０のいずれが＋１または−１の固定値をそれのそれぞれの 出力にゲートすべきかを決定する。８分円コードはそれら２つの値のうちのいず れをゲートすべきかも決定する。それら２つのマルチプレクサのうちの他方は加 数論理５８からの出力９２をゲートする。勾配値１０８が、適切なアキュムレー タへの正しい入力である２の補数増分値の小数部だけより成る。この入力のため の整数ビット加数論理５８によシ小数ビットへ付加される。それらは８分円コー ドの関数である。はとんどの場合に、８分円コードにより決定される増分値の符 号に従って、整数ビットは全部１または全部Ｏである。しかし、Ｘ軸またはＹ軸 から正確に４５度の角度で向けられているベクトルに対しては＋１または−１の 値が要求される。

与えられた８分円が可能な勾配値として０１＋１または−１の３つの値のうちの ただ１つを含むように、８分円が定められることに注目されたい。それらの値の いずれか、およびそれらの値だけに対して、小数勾配置０８の全てのビットがＯ に等しい。したがって、正しい整数ビットを、８分円コードの関数として、およ び小数勾配ビットが全てＯに等しいか否かの関数として、加算論理によシ小数勾 配値へ付加できる。

ロードバイアス命令の実行の結果としてバイアスレジスタ５７に保持されている 回転角１１２だけ全ての極ベクトルを自動的に回転させることにより、記号論を 簡単に回転できるようにするために極ベクトル命令が構成される。極ベクトルの 角度１１７が、命令実行の第１のクロックサイクル時にＤレジスタ５９にロード され、それから加算器５６内のバイアスレジスタ５Ｔの出力９０に加えられる。

回転させられたベクトルに対する正しい角度である加算器５６の出力９１が正弦 ／余弦発生器５５への入力である。

正弦／余弦発生器は、たとえば、表探索技術を用いて、読出し専用メモリによシ 実現できる。極ベクトル命令の場合には、正弦／余弦発生器の余弦出力９４をＸ アキュムレータへの加算入力のために用いられるから、それはＸマルチプレクサ ５４を通じてゲートされる。正接命令の場合と同様に、命令実行の第・３のクロ ックサイクルで極ベクトル命令のための第１の累算クロックサイクルが起る。Ｌ カウンタの値によシ決定される最後の累算クロックサイクルも命令フェッチサイ クルである。

ＸＹロード命令で小数値０．０１１１−・・１　をアキュムレータレジスタ１１ ．３１の小数部にロードスルことによシ、正接ベクトル命令と極ベクトル命令で 発生されるベクトルの確度を高くする。正接ベクトル命令で発生されたベクトル の確度は、各ベクトルの最後の累算クロックサイクルで値０．０１１１・・・１ をアキュムレータレジスタの小数部にロードすることにより更に高くされる。そ れは、アキュムレータ加算器１４．３４からの出力の整数部もレジスタの整数部 ヘロードする。任意のベクトルに対する最大数の累算クロックサイクルに対して 小数アキュムレータビットの数が十分大きくされるから、上記技術の効果は、正 接ベクトル命令で引かれたベクトルの端点における全ての誤差をなくすことであ る。また、小数の分解能が十分であると、あるベクトルに沿う任意の点における 誤差がなくされる。本発明は、いくつかのベクトルの第１の累算クロックサイク ルにおいてのみ、桁上げ人力１６．３６をアキュムレータ加算器１４．３４へ加 えることを選択的に可能にすることにより、連結された正接ベクトル命令を用い て対称的な記号論の発生を、強制的におこない、または促進させる。それにより 、前記可能にすることは、各アキュムレータに対して、ベクトルの８分円１０７ の関数となることである。

ベクトルプロセッサのプログラムメモリ６４は、ベクトルプロセッサと汎用プロ セッサ（図示せず）により時分割されるように設計される。汎用プロセッサから のメモリアドレス８３は、プログラムメモリのアドレス人力８２ヘマルチブレク サ６３を介してゲートできる。汎用プロセッサからのデータは、ベクトルプロセ ッサにより次に実行するために汎用プロセッサがプログラムをメモリに格納でき るように、プログラムメモリに書込むことができる。

第１図に示すベクトルプロセッサの性能を向上させるために各種の技術を使用で きることを理解すべきである。たとえば、ベクトルプロセッサと汎用プロセッサ の間のアクセスの衝突をなくすことができるように、独立した２つのプログラム メモリを使用できることがある。また、ベクトル実行ハードウェア（すなわち、 アキュムレータ、Ｌカウンタ、およびめられた制御論理）を命令フェッチおよび フォーマットハードウェアとは独立に設計できる。それら２つの機能のハードウ ェアの間のバッファレジスタ、または先入れ一先出しメモリ、ではベクトル実行 動作を新しい命令の７エツチおよびフォーマット化と同時に行わせることができ 、それにより全体のスループットを改善する。第１Ａ図に示すベクトルプロセッ サの命令セットも拡張できることがある。

たとえば、それはベクトル命令の正弦／余弦形式を含むことができる。汎用命令 形式（たとえば、加算、減算、ロード、記憶）を命令セットに含ませることもで きる。

上記のように、ＸとＹのアキュムレータの整数部だけが出力として用いられる。

ラスタＣＲＴ　表示装置へ応用するために、Ｘ出力とＹ出力を用いて２次元表示 映像メモリをアドレスする。ベクトル発生器は適切な一連のベクトルを書込むこ とによシ完全な映像をメモリに格納する。それから、表示をリフレッシュするた めのビデオ情報を供給するために、そのメモリは表示ラスタ走査と同期して読出 される。

実時間用途では、ベクトル発生器が１つのメモリ中の表示映像を更新している間 に、第２のメモリを用いて表示ビデオ情報を供給できる。ベクトル発生器が表示 映像の更新を完了した時にそれらのメモリの機能を交換する。カリグラフＣＲＴ 表示または数値制御機のような他の多くの用途に対しては、アナログのＸとＹの 信号がめられる。それらの用途においては、ＸとＹのアキュムレータの整数部が デジタル・アナログ変換器へ入力として加えられる。

１つの整数単位の公称の大きさを、ベクトルを発生するために用いられるＮ個の 各クロックサイクルにおける増分段階サイズのためにしばしば用いられる。これ は第１図のアキュムレータへ入力ＤＸ／ＮとＤ　Ｙ／Ｎのために−１から＋１の 最小範囲を要求する。

しかし、汎用設計はそれらの入力のために非常に大きい範囲を要求することがあ る。たとえば、１つの設計を、種々の分解能を要求するいくつかの用途で利用で きる。低分解能の用途はＸとＹのアキュムレータの全整数部を出力として要求す ることはなく、かつそれらの整数のよシ上位のビットだけを利用できる。よシ下 位のビット（すなわち、ＸとＹの出力のために用いられないもの）には、ＸとＹ のアキュムレータが初期化される時に値０がロードされる。

それからベクトルの各クロックサイクルにおいて適切な増分段階サイズを達成す るために、そのような低分解能用途のために、入力Ｄ　Ｘ／Ｎ　とＤＹ／Ｎの大 きさが大きくされる。高分解能用途、とくにＸとＹのアナログ出力信号を利用す る用途は、ベクトルを描く速さを向上させるために、よシ大きい公称段墜サイズ を使用することもできる。

正接ベクトルアルゴリズムと正弦／余弦ベクトルアルゴリズムに対しては、ベク トルの発生に用いられるクロックサイクルの数Ｎを決定するために、２種類の手 法が通常用いられる。正接アルゴリズムの場合には、ＤＸの絶対大きさとＤＹの 絶対大きさのいずれか大きい方によシ、Ｎの値が通常供給される。

たｉえば、ｌ　ＤＸ　ｌ　≧ｌ　Ｄｙ　ｌ　テｈ　レバ、ＮはＮ＝ｌＤＸｌによ り与えられ、ＸとＹのアキュムレータへ加えられる増分値はそれぞれＤＸ／ＩＤ ＸＩ　（すなわち、＋１または−１）およびＤＹ／ＩＤＸＩである。この場合に Ｙアキュムレータへ加えられる値の大きさは、希望のベクトルとＸ軸の交差によ り形成される鋭角の正接に等しい。これが正接アルゴリズムの名称のいわれであ る。正接アルゴリズムのスケールされたもの、たとえば、Ｎが　ＩＤＸｒまたは 　１ＤＹｌの大きい万の２倍、またはＩＤＸ＋または１ＤＹ１の大きい万の約１ ／２により与えられる場合には、説明しない。

しかし、本発明は正接ベクトルアルゴリズムのそのような変形に応用できる。

スケールされない正接アルゴリズムの場合には、ベクトルの各クロックサイクル ごとに少くとも１つのアキュムレータが正確に１整数単位だけ進ませられる。４ ５度ベクトルの場合には、各クロックサイクルごとに両方のアキュムレータは１ 整数単位だけ進ませられる。正接アルゴリズムでは、ベクトルの各クロックサイ クルに増分段階サイズの大きさはベクトル角の関数である。増分段階サイズは、 水平または垂直のベクトルに対する１の大きさから、４５度ベクトルに対する２ の平方根の大きさへ変化する。

発生されたベクトルの速度の大きさは、ベクトル角によって、段階サイズと同様 に変化する。

正接アルゴリズムは正弦／余弦アルゴリズムよシも本来もつと正確であり、その 結果として審美的に一層心地よいベクトルとなる。しかし、正接アルゴリズムで 起る段階アルゴリズムの変化のために、ある用途に対しては正弦／余弦アルゴリ ズムの方がもつと適切である。たとえば、いくつかの表示用途においては、アキ ュムレータのクロック信号で制御されるパターンでビデオ信号をオン−オフ変調 することにより点状または線状のベクトルが発生される。

正接アルゴリズムでは、点／線パターンが繰返えされる距離はベクトル角の関数 である。その理由は、ベクトル角によって段階サイズが変化するからである。こ の問題は正弦／余弦アルゴリズムでは生じない。というのは、それは比較的一定 の段階サイズを有するからである。

スケールされない正弦／余弦アルゴリズムの場合には、ベクトル発生に用いられ るクロックサイクルの数は〔ＤＸ２＋ＤＹ２〕”で与えられる。この結果として 、ベクトル角とは無関係に１整数単位の段階サイズが得られる。しかし、クロッ クサイクル数は整数でな世ればならないこと、および〔ＤＸ２＋ＤＹ２〕”の値 を最も近い整数へ丸めることにより、値Ｎが実際に得られることがわかる。

本発明は、正接または正弦／余弦のアルゴリズムで発生されるベクトルの確度を 高くする。しかし、本質的により正確な正接アルゴリズムに用いると、本発明は 可能な最高の数学的確度のベクトルを発生できる。ここでは本発明を正接アルゴ リズムに応用する場合を主として説明するが、本発明は正弦／余弦アルゴリズム にも応用できる。

本発明を更に詳しく説明する前に、正接アルゴリズムのハードウェアによる実現 における変更例について説明する。第１図に示されているように、２つのアキュ ムレータを使用する代りに、２つのアップ／ダウンカウンタ（すなわち、１つは Ｘ出力のため、１つをＹ出力のため）と、整数部を含まない１つのアキュムレー タとで正接ベクトルアルゴリズムを実現できる。しかし、小数アキュムレータか ら整数部への加算器におけるあぶれを検出するために回路だけが要求される。正 接アルゴリズムについて先に述べたように、発生されるベクトルの各クロックサ イクルごとに、少くとも１つの出力（すなわち、ＸまたはＹ）が正確に１整数単 位だけ進む。これは、この別の実現の対応するＸまたはＹのカウンタを、各クロ ックサイクルごとに、アップまたはダウンさせることによシ実現できる。他のカ ウンタは、小数アキュムレータが整数単位へあふれるクロックサイクルにおいて のみ進ませられる。これは、４５度ベクトルの場合にはあらゆるサイクルで行わ れる。この別の実現においては、ＸとＹの出力の値は第１図の実施例のそれと同 一である。この別の実現に本発明を応用する時は、与えられた任意のベクトルに 対して、最小ベクトル成分の軸に対応する第１図のアキュムレータとして小数ア キュムレータが取扱われる。

従来技術によるベクトルパターンと本発明によるベクトルパターンを対照させる ために、下の表１はＤＸ＝＋３、ＤＹ　＝　−８で正接アルゴリズムによるベク トルの発生を示す。

表１ 表１は、第１図のＸとＹアキュムレータ中の初期値と、ベクトルの発生に用いら れる８個の各クロックサイクルの後の値とを示すものである。同表のＩＡは従来 技術によるベクトル発生のためのＸとＹの値を示し、同表のＩＢ　はベクトル発 生の九めのＸとＹの値を示す。ＸとＹのアキュムレータの小数部は本発明に従っ て初期化されている。第２Ａ図は、表のＩＡに示さｎているように従来技術に従 ってベクトルを発生するために照明された画素を示す。第２図は表のＩＢ　に示 さｎているように本発明に従って発生され次ベクトルを示す。第２Ａ図と第２Ｂ 図に示されている表示されるベクトルの照明される画素を決定する出力のために 、表１に示されている値の整数部だけが用いられることがわかる。表１に示さｎ ているアキュムレータ値は便宜上１０進法で示しているが、第２Ａ図と第２Ｂ図 に示されているベクトルは２の補数ハードウェア実現で示さｎている。

本発明は、結果としての記号論の確度を高くするために、従来技術のベクトル発 生器を変更する。第１の変更は、アキュムレータの小数部を％の値、または％よ りアキュムレータのＬＳＢの値だけ小さい値に初期化することである（すなわち 、％＝０．１００・・・・０および％−Ｉ　ＬＳＢ＝０．０１１・・・１．２進 の２の補数で）。例示したベクトルの場合には、この変更によって前記衣のＩＢ 　に示されているアキュムレータ値と、第２Ｂ　図に示されている対応するベク トルが得られる結果となる。

本発明に従って％の値に初期化された第２Ｂ図のベクトルの確度と、従来技術に 従って零に初期化された第２Ａ図のベクトルの確度とを、それぞれのベクトルの 端点の間に引いた線７１と７０により比較できる。線７０と７１は、ノ・−ドウ エアが発生しようとしている実際のベクトルの位置を定める。線７１は、線ＴＯ と比較して、従来技術より正確なベクトルを本発明が発生したことを示す。切捨 て誤差がないと、実際のベクトルから画素と画素の間隔の３ＡＩａ内の距離にあ る画素だけを本発明は照明する。これは、与えられた表示分解能で達成できる実 際のベクトルの最も近い表現であって、「数学的に完全なベクトル」を形成する 。整数部がロードされた時にアキュムレータの小数部をクリヤする従来のベクト ル発生器は、実際のベクトルから画素間の間隔だけの距離に近づく画素を照明で きる。

ＤＸ／Ｎま之はＤ　Ｙ／Ｎの正しい値は無理数のことがあるから、ベクトル発生 器により用いられる実際の値は切捨て誤差を含むことがある。それらの誤差は、 アキュムレータの整数値に誤差が含まれるまでいくつかのクロックサイクルにわ たって累積することがある。空白ベクトルを含めて、引続くベクトルが非常に複 雑な記号論を発生する九めに用いられる時に、その問題は最も起きやすい。その 結果として記号論の外観が悪くなる。

しかし、従来のベクトル発生器を更に修正することにニジこの問題は避けらｎる 。アキュムレータの小数が％か、％工りＩＬＳＢだけ小さいものに初期化さｎる か、アキュムレータ中の小数ビットの数がｋであるか、アキュムレータに加えら れる増分値が最も近いＬＳＢ　（すなわち、ｋ番目の小数ビット）へ丸められる か、およびベクトルの発生に用いらｎるクロックサイクルの数が最大値２ｋ　に 限らｎるものとすると、ベクトルの端点における誤差がアキュムレ・−夕の小数 ビットに制限さｎる。し念がって、発生されるあらゆるベクトルの最後のクロッ クサイクルでアキュムレータの小数ビットを再び初期化する（すなわち、それら に翅ま几は％よりＩＬｓＢだけ小さいものをロードする）ことにより、引続くベ クトルにおける切捨て誤差の累積が解消される。

従来のベクトル発生器に対する前記修正により、正接アルゴリズムまたは正弦／ 余弦アルゴリズムに対して、あらゆるベクトルがそれの正しい終点に終ることが 保証される。しかし、数学的に完全なベクトルは必ずしも得られない。発生され ｔベクトルに沿う中間点においてアキュムレータの小数部に誤差がいぜんとして 生ずる。正接アルゴリズムの場合には、最大ベクトル長（すなわち、クロックサ イクルの最大数により決定されるベクトル長）に対してアキュムレータの小数分 解能が高くなれば、そｎらの誤差をなくすことができる。たとえば、アキュムレ に／＋１ 一タかに個の小数ビットを有すると、２　より少いか、それに等しい数のクロッ クサイクルを有する全てのベクトルに対して、数学的に完全なベクトルが発生さ ｎる。

数学的に完全なベクトルでも、対称的な記号論の発生に問題が起る。与えられた ベクトルが２個の画素の間に正確にあると、どの画素が照明さｎるかは数学的に 任意である。しかし、記号を形成するためにベクトルが連結さｎると、対称的な 記号論を発生するものであるならば、この装置はもはや任意ではない。この問題 の一例が第３Ａ図の文字ｒＶＪにより示されている。明らかに非対称的であるこ の記号は、ＤＸ−４３およびＤＹ−８（前の例におけるように）で、ＤＸ−＋　 ３、ＤＹ−４８のベクトルが続くベクトルで発生されたものである。前記衣のＩ Ｂは第１のベクトルの各クロックサイクルの後のアキュムレータ値を示す。

クロックサイクル４の後では、ＸとＹの整数値はそれぞれ＋２と−４に等しい（ すなわち、アキュムレータ値が２進の２の補数系で表わされるから）。Ｙ−−４ では、実際のベクトルはＸ＝１５である。したがって、Ｘ＝１．Ｙ−４における 画素またはＸ−２，Ｙ−４における画素のいずれが照明されても、それは数学的 に任意である。同様に、第２のベクトルに対しては、Ｘ−４，Ｙ−４における画 素またはＸ＝５　、　Ｙ＝−４における画素のいずれが照明されても、それは任 意である。

第３Ａ図は％に初期化されたアキュムレータ小数で発生された記号を示す。アキ ュムレータ小数が％工りＩＬＳＢだけ小さい値に初期化さ扛たとすると、数学的 に任意の画素のどれが照明されるかについて反対の選択が行わ扛る。第３Ｂ　図 に示す記号はこのようにして発生さｎたものである。ベクトルの１つがＨに初期 化され、他の１つが翅よりＩＬＳＢだけ小さい値に初期化されるものとすると、 その結果としての記号は第３Ｃ図に示すように対称的である。第１のベクトル中 の数学的に任意の画素は参照番号７５．７５’で示され、第２のベクトルの数学 的に任意の画素は参照番号γ６．７６’で示される。このように、第３Ａ図、第 ３Ｂ図および第３Ｃ図に示す文字ｒＶＪの発生の３つの例の比較により本発明の より以上の利点が示される。

本発明は、アキュムレータの小数を％よりＩＬＳＢだけ小さい値に初期化し、い くつかのベクトルの第１のクロックサイクルにおいてアキュムレータの桁上げ入 力（第１図の線１６．３６）を可能化することにより、対称的な記号論を発生す る。第１のクロックサイクルにおいて桁上げ入力を可能化することは、ＩＬＳＢ だけ％より小さい値に初期化する代りに、％ヘアキエムレータ小数を初期化する ことに等しく、桁上げ入力を可能状態にしない。ベクトルの第１のクロックサイ クル７で桁上げ入力を可能化するかどうかの判定は、発生すべきベクトルが存在 する８分円で予測される。

第４図は対称的な記号論の発生に利用される８分円の定義を示す。下の表２は、 正接ベクトル発生アルゴリズムで、連結され之ベクトルを利用して対称的な記号 論を発生するための２つのアルゴリズムを提供するものである。

第１のクロックにおける桁上げ入力 表２のアルゴリズムは第１図のベクトルプロセッサの制御論理の一部により実現 される。ＸとＹの桁上げ入力信号が線３６と１６へそれぞｎ加えられる。

本発明の前記実施例においては、アキュムレータのＬＳＢビット位置へ丸めるこ とにより値Ｄ　Ｘ／ＮとＤＹ／Ｎが供給される。本発明のうち、前記対称的な記 号論についての面は、数学的に任意の２つの画素の間の選択に関する切捨て誤差 の影響を考えない。

切捨て誤差の可能性は、連結されたベクトルを用いての対称的な記号論の発生を 保証するために、記号Ｄ　Ｘ／ＮとＤＹ／Ｎの供給に異なる切捨てアルゴリズム を用いねばならない。ｋ個の小数ビットの場合には、数学的に完全なベクトルは もちろん、対称的な記号に／２ 論を２　個までのクロックサイクルを有スルベクトルで発生できる。しかし、ク ロックサイクルの数が偶数の整数であると、８分円中の全てのベクトルに対して 値ＤＸ／ＮとＤＹ／Ｎを切捨てねばならず、対応するアキュムレータへの桁上げ 入力がベクトルの第１のクロックサイクルで不能にされる。また、クロックサイ クルの数が偶数の整数の時は、Ｄ　Ｘ／ＮまたはＤ　Ｙ／Ｎの値を切上げねばな らず、ｋ個の小数ビットで正確に表わされない時は、８分円内の全てのベクトル に対して、対応するアキュムレータへの桁上げ入力がベクトルの第１のクロック サイクルでイネイブルされる。奇数のクロックサイクルのベクトルの場合には、 ＤＸ／Ｎ　、！：　ＤＹ／Ｎの値は最も近いＬＳＢへ常に丸められる。

あるいは、ｋ個の小数ビットに対して、ベクトル（ｋ−１１／２ 中のクロックサイクルの最大数が２　に制限されるならば、および全てのベクト ル（すなわち、クロックサイクルの数が偶数の整数であるか、奇数の整数である かとは無関係に）に対するＤＸハとＤＹ／Ｎの値が、偶数のクロックサイクルを 有するベクトルについて上で述べたようにして決定されるものとすると、対称的 な記号論が発生さする。

切捨て誤差が存在する中で対称的な記号論が発生・されるように、第１Ａ図の正 接ベクトル命令語の勾装置０８に対する値を設定するソフトウェア系が上記の制 限を受けいれることがわかる。

再び第３Ａ図乃至第３Ｃ図を参照して、本発明に従って発生さｎ九対称的な記号 論の利点が、上の表２のアルゴリズム２番にニジ発生された第３Ｃ図と、非対称 的である第３Ａ図および第３Ｂ図との比較により例示されている。第５Ａ図と第 ５Ｂ図には、本発明の対称的な記号論の面の利点が更に例示さｎている。

第５Ａ図は、数学的に完全な連結され次ベクトルによる逆時計回りによる８角形 の発生を示す。アキュムレータの小数が本発明に従って半分に初期化される。第 ５Ｂ図の８角形、表２のアルゴリズム＃１により、連結されたベクトルを用いて 逆時計回りに発生さｎる。対称的な記号論の発生についての本発明の利点が、第 ５Ｂ図の８角形の外観と第５Ａ図のそれを比較することによりわかる。

前記のように、連結され次ベクトルが発生される時に誤差の累積をなくすために 、本発明は正弦／余弦ベクトル発生アルゴリズムを利用できる。しかし、正接ア ルゴリズムとは異なり、正弦／余弦アルゴリズムは数学的に完全なベクトルは発 生できない。しかし、連結されたベクトルで対称的な記号論を発生するために正 弦／余弦アルゴリズムを利用できる。

下の表３は正弦／余弦ベクトル発生の念めの４つの対称的なアルゴリズムを示す 。

最初のクロックにおける桁上げ入力 表３に関しての８分円の定義が第４図に示されている。正弦／余弦技術を用いて 対称的な記号論を発生するために用いるアルゴリズムは、上の表２の表エントリ イの半分における状況のように、第１のクロックサイクルにおけるアキュムレー タの桁上げ入力が決して「無視」されないことを除き、正接アルゴリズムに対す るものに類似する。

次に、対称的なアルゴリズムの開発に用いるために注釈されている８角形が示さ ｎている第６図を参照する。この８角形は逆時計回りの向きの連結されたベクト ルで描かれ、８角形の内側の数はそのような各ベクトルの８分円を示す。８角形 の外の記号は、各ベクトルから８角形の外へ向かうＸ方向とＹ方向を与える。と くに、８角形の外の記号は各ベクトルに関連する２つの記号を含む。そのうちの 一方はＸ＋またはＸ−であり、他方はＹ＋またはＹ−である。各ベクトルに対し て、記号はどのＸ方向（すなわち、Ｘ＋またはＸ−）およびどのＹ方向が８角形 の外側にあるベクトルの側にあるかを示す。第１のクロックサイクルにおいて桁 上げ入力を可能にするとアキュムレータがバイアスされ、発生されたベクトルの 関連する成分が正の向き（すなわち、Ｘ＋またはＹ＋の向き）−一向けられる。

同様に、第１のクロックサイクルにおいて桁上げ入力を不能にすることにより、 アキュムレータは負の向き（すなわち、Ｘ−またはＹ−へ向か５）にバイアスさ れる。８角形の外へ向かう画素が照明される工うに数学的に任意の画素の間で常 に選択するために、アキュムレータへの桁上げ入力が第６図に示されているバイ アスに従って選択されるならば、対称的な記号論が発生さｎる。８角形が逆時計 回りの向きに描かれると仮定すると、この選択にｘｒｔ、正接アルゴリズムで発 生さｎるベクトルに対しては、表２のアルゴリズム＃ｌ　となる結果となり、正 弦／余弦アルゴリズムで発生されるベクトルに対しては、表３のアルゴリズム＃ １　となる結果になる。８角形の中へ向かう画素が照明さ詐るように桁上げ入力 が選択されるものとすると、対称性も得らｎる。この結果として表２と３におけ るアルゴリズム＃２となる。アルゴリズム＃１は、８角形が逆時計回りに描かれ た時だけ、８角形の外へ向かう画素を照明し、８角形が時計回りに描かｎた時に 、内側へ向かう画素を照明する。同様に、アルゴリズム＃２は、８角形を逆時計 回りに描く時に内側の画素を照明し、時計回りに描く時に外側の画素を照明する 。

正弦／余弦技術に対しては、対称的な記号論の発生のために２つの付加アルゴリ ズムが提供される。

表３のアルゴリズム＃３は、８角形が逆時計回りの向きに発生された時に、各ベ クトルの最短の成分に対応する軸に対して外の画素を選択すること、お＝び各ベ クトルの最長の成分に対応する軸に対する内側画素を選択することから生ずる。

同様に、８角形が逆時計回りの向きに発生さする時に、各ベクトルの最短の成分 に対応する軸に対する内側画素を選択すること、および各ベクトルの最長の成分 に対応する軸に対する外側画素を選択することから生ずる。

表２について上で述べたようにして、表３は制御論理５１の一部により実現され る。

上記のように、本発明はベクトルの端点における切捨・て誤差をなくす。以下に 記すのは正確なベクトル端点についての誤差の解析についてのものであって、ベ クトルの端点における最大誤差の原因を示すものである。

ベクトルがＸ工、Ｙ□からｘ、　、ｙ２へ引かれるものとする。そうするとＤＸ −Ｘ、−Ｘ、およびＤＹ−Ｙ２−Ｙ、である。

ここに、ＤＸとＤＹは整数である。ベクトルを発生するために全部でＮ個のクロ ックサイクルが用いられるとすると、各クロックサイクルにおいてＸとＹのアキ ュムレータに加えるべき増分値はそれぞれＤＸ／ＮとＤ　Ｙ／Ｈにより与えられ る。Ｙアキュムレータにおける誤差だけを考える。対称性のために、この解析は Ｘアキュムレータに対しても有効である。−クロックサイクルごとにＹアキュム レータに加えられる実際の値はＤＹ／Ｎ＋ｅで与えられる。ここに、誤差項ｅは 、 １）ｅ＝実際の値−正しい値＝　（ＤＹ／Ｎ＋ｅ）　−ＤＹハにより与えられる 。誤差項は、有限の小数ビットでＤＹ／Ｎを表す必要から生ずる。ＤＹ／Ｎが無 理数であるとすると、２の補数２進によるそｎの正確な表現は無限の小数ビット を要する。アキュムレータかに個の小数ビットを有するものとすると、アキュム レーに 一夕の最下位ピッ）　（ＬＳＢ）の重みは２　に等しい。

Ｄ　Ｙ／Ｎの正確な２の補数表現においては、ｋ　個の小数ビットの右側の全て のビット位置が、ＤＹ／Ｎの総数にある値Ｅを寄与する（ここに、Ｅは零より大 きいか、零に等しく、２　：り小さい）。アキュムレータに加えられる値が、Ｄ Ｙ／Ｎの正確な表現から値Ｅを落す（すなわち、切捨てる）ことにより、得られ るものとすると、ｅは ２）　ｅ−−Ｅ　（切捨てに対して） により与えられる。Ｅ　”ｙ６ＬＳ　Ｂの場合に、アキュムレータへ加えられる 値が丸められる（すなわち、ＬＳＨに＋１　を加え、値Ｅを切捨てる）ものとす ると、３）　ｅ＝ＬｓＢ−Ｅ　（切上げに対して）となる。Ｙアキュムレータの 整数部には値Ｙ１が最初にロードさｎ、アキュムレータの小数部は％の値へ、ま たは％よりＩＬＳＢ小さい値に初期化される。Ｙの初めの小数値をＦで示すと、 ベクトルの端点（すなわち、Ｎ個のクロックサイクルの後）におけるＹアキュム レータの値は、 ４）Ｙ＝Ｙ１十Ｆ＋〔（ＤＹハ）”　ｅ　）Ｎ＝Ｙ　ｓ　”ＤＹ”　Ｆ　”　ｅ 　−Ｎにより与えられる。ここに、ＹｌとＤＹは整数であり、Ｆは小数の初期値 である。Ｙアキュムレータの整数値において誤差が許さｎないとすると、５）　 Ｏ：Ｆ＋ｅ　、Ｎ＜１ である。Ｆの最悪の場合の値（すなわち、正の限界に対しては号、負の限界に対 してはＭｊ！１）ＩＬＳＢだけ小さい）を用いてｅに対して解くと ６）　−（！／６Ｎ）＋（ＬＳＢ／Ｎ）＝ｅ＜％Ｎが得られる。

アキュムレータに加えられる増分値中の誤差項が不等式６）により定められる範 囲内にあるように、アキュムレータ内の小数ビットの数は十分に大きくなければ ならない。ここに、Ｎはベクトルを発生するために用いられるクロックサイクル の数、ＬＳＢはアキュムレータの最下位ビットの値である。これにより、アキュ ムレータの整数値がベクトルの端点において誤差がないようにさ扛る。それから 、あらゆるベクトルの最後のクロックサイクルにおいてアキュムレータの小数部 を初期化できる（すなわち、％または３Ａ−ＩＬＳＢがロードされる）。こｎに より引き続くベクトルにおける誤差の累積が阻止される。

値Ｎを定めるためににビットを利用できるものとすると、クロックサイクルの最 大数が２　に等しい。

（零長さベクトルを許さないことができることに注目されたい。そうすると、ｋ ビット内で定められる数より１大きいものとＮの値を定めることができる）。

Ｎ≦２にであると、６）の要求を満すために全部でに個の小数ビットで十分であ る。

前記不等式６）に対するＮの最悪の場合の値は２’　１　で与えられる（　Ｎ− ２ｋ　の時けｅは０であるこ−に とに注目されたい）。６）にＬＳＢ−２を代入すると、が得られる。ＤＹ／Ｎの 念めに用いられる実際の値は、ｋ個の小数ビットの制限による誤差値ｅを含むこ とができる。−１と＋１の間の任意の数がＤＹ／Ｎの正確な値に対して可能であ るとすると、最も近いＬＳＢｋ （すなわち、２　に最も近い）に丸めることによりｅの実際の範囲は によシ与えらｎる。（不等式８）により与えらｎる）ｅの実際の範囲がめられて いる範囲（不等式７により与えらｎる）内にあるものとすると、ｋ個の小数ビッ トは実際に端点における整数の誤差を阻止するのに十分である。これは、不等式 の正の限界に対するものであることが明らかである。

不等式６）をＮ−２’２について解くものとすると、結果か によジ与えらｎる。

８）の負限界は９）の負限界要求に等しいことを示すことができる。したがって 、ｋ個の小数ビットは、２に−２またはそれより少いクロックサイクルを有する ベクトルによる整数誤差を阻止するのに十分である。

゛　不等式８）は、ＤＹ／Ｎを−１と＋１の間の任意の値にできるという仮定の 下に得たものである。これは厳密には正しくないから、不等式８）の負の限界は 実際に生ずることができる値より小さい。その限界は、−に−１ ％ＬＳＢの値（３ＡＬＳＢ−２）に任意に近い（しかし、依然として小さい）切 捨てられた値、Ｅを仮定している。ｅの負の限界についてのより正確な値を次に 決定する。

Ｙアキュムレータへ加える正しい値、ＤＹ／Ｎ、をＬＳＨの重み（すなわち、２ 　）により除したとすると、２進点をにビット位置だけ右へ動かす効果が得られ る。し友がって、この除算の結果の小数部は、ＤＹ／Ｎを近似する（すなわち、 値（ＤＹ／Ｎ）＋ｅ）を得る）ために用いらｎる値を得るのに切捨てる全てのビ ットより成る。この除算の最悪の場合の小数結果（すなわち、％に最も近いが、 依然としてそれより小さい）にＬＳＢの重みを乗するものとすると、これはｅに 対する最悪の場合の負の限界の大きさを与える。

前記除算は次式で表せる。

ここに、Ｑは整数、ＲはＮより小さい正の整数である。Ｎが可能な最大の奇数整 数の場合に、％より小さいＲ／Ｎの最大値が生ずる。それは次式で与えられる。

そうすると、この小数にＬＳＢを乗することにょシ負の誤差限界を定めることが できる。（すなわち、−ｋ　−ｋ ＬＳＢ−２およびＮ−２−１の場合）。その結果は次式％式％ この値を不等式８）の負の限界値に代入するとか得られる。不等式１３）は、ア キュムレータへ加えられる値の誤差項における実際の限界を与える（すに ナワチ、ｋ個の小数ビットおよび２　個の最大クロックサイクルに対して）。そ れらの限界は不等式７）により与えられるめられている限界内にある。

（実際に、不等式７）と１３）の負の限界は等しい）。

したがって、 １）アキュムレータの小数が％またば５Ａ　−Ｉ　ＬＳＢに初期化され次時、２ ）アキュムレータのためにに個の小数ビットを利用できる時、３）アキュムレー タに加えられる値が最も近いＬＳＢ　（すなわち、ｋ番目の小数ビット）へ丸め られた時、および４）ベクトルの発生に最大で２ｋ　個のクロックサイクルが用 いられる時にベクトルの端点においてアキュムレータの整数ビットに誤差が生ず ることはできない。

アキュムレータの小数分署能を、ベクトルの端点誤差をなくすために要するもの 以上に高くすると、正接アルゴリズムでは、数学的に完全なベクトルが発生さｎ る結果を生じさせることができる。以下の誤差解析により数学的に完全なベクト ルに対する分解能の要求が得られる。対称的な記号論を数学的に完全なベクトル に組合わせる要求も得られる。

ベクトルが点Ｘ工、Ｙ１から点Ｘ２．Ｙ２へ引かれると仮定する。Ｘ、−Ｘ１＝ Ｎ、　Ｙ２−Ｙ１＝Ｍとする。ＮとＭは整数である。

ＩＮＩクロックサイクル（すなわち、ＩＮＩ≧ＩＭ１）ケース＃１　：アキュム レータ小数の初期値＝％。クロックサイクル口」の後のＹアキュムレータの「正 しい」値（すなわち、切捨て誤差がない）が次式で与えられる。

しかし、Ｙアキュムレータに加えられる近似値は（Ｍ／ＩＮＩ）＋ｅにより与え らｎる。ここに、誤差項ｅは切捨て（およびおそらくは丸め）から生ずるもので ある。したがって、クロックサイクル１の後のＹの「実際の」値は： である。ｅは次式で与えられることに注目されたい。

１６）ｅ−実際の勾配値−正しい勾配値＝　Ｃ（Ｍ／　ＩＮＩ）　＋　ｅ　）　 −Ｍ／　ＩＮＩしたがって、値Ｅが（上記のように）正しい値から落ち（または 切捨てられ）て、用いらｎる実際の値を形成するものとすると、 １７）　ｅ＝−Ｅ　（切捨てに対して）となる。切上げる（すなわち、＋１　を ＬＳＢへ加え、それから値Ｅを切捨てる）ことにＸり実際の値を得たとす、る− とＣすなわち、Ｅ＝３６．ｓＢＯ時）、１８）　ｅ＝ＬｓＢ−Ｅ（切上げに対シ テ）が得られる。式１４）　、　１５）における項（Ｍ／ＩＮ＋）・ｉはと表す ことができる。ここにＱとＲはともに整数で、ＩＲ／Ｎｌ＜１　である。等式１ ４）　、　１５）に代入するとが得られる。Ｒ／　ｌ　Ｎ　ｌが＋３Ａま几は一 ％　に最も近い（しかし等しくない）時に、Ｙアキュムレータの整数値に誤差が 最も起きやすい。（、Ｒ／ｌＮｌ−土Ｈの時は、２つの整数のいずれかがＹ値に 「数学的に」はぼ等しい。したがって、このケースは対称的な記号に関連する（ たとえば、Ｎ−６，Ｍ−１または５）が、「数学的に」正しいベクトルを発生す るための最悪のケースではない）。Ｒ／　ｌ　Ｎ　１項は、Ｎが奇数の整数で、 Ｎが大きい時は、１％に最も近い。それらのケースに対しては、 である。ここに、Ｎは奇数の整数である。等式２０）と２１）を代入すると、 が得られる。ここに、頂上％の符号は値Ｑの符号と同じであり、Ｎは大きい奇数 の整数である。

ｙＡ（ｔ）がＹｃ　（ｉ）と同じ整数値を持たなければならないとすると、等式 ２３）と２４）から、となる。Ｎが最大の大きさの奇数整数であり、ｌが次式で 与えられる時にｅに対する最も厳しい要求が起る。

２７）　＋　−Ｉ　Ｎ　ｌ　−１ （５−１Ｎｌの時はベクトルの端点が得られ、誤差感度が非常に低いことに注目 すべきである）。ここで、ベクトル長（すなわち、クロックサイクルの数）を指 定する念めにＬビットを利用でき、がっ零長さビットが許されないものとすると 、最大長さが２Ｌ　により与えられ、最大奇数値が次式で与えられる。

２８）　Ｎ−２−１ 等式２７）と２８）を式２６）に代入するとが得られる。し友がって、小数が最 初に％に等しくされたケース＃１の場合に、Ｙ整数に誤差が生じないようにする 之めには、 を要求することで十分である（しかし、全く必要であるというわけではない）。

２９）よりも厳しいこの要求は、２Ｌ　個の小数ビットで表すことができる最も 近い値へＭ／Ｎの値を丸める結果である。したがって、２Ｌ　個の小数ビットと 、丸められた勾配値と、小数とがＨに初期化されると、「数学的に」完全なベク トルが得られる。この場合には２Ｌ−１小数ビツトは不十分であることを示すこ とができる（たとえば、Ｎ＝５５．１−５４．Ｍ−２７）。

ケース＃２　：アキュムレータの初期値は％よりアキュームレータの小数のＬＳ Ｂだけ小さい値に等しくされる。

このケースは、連結さ九たベクトルに対して対称的な記号論を強制するという特 殊な場合に主として興味がある。２つの画素の間にちょうどあるベクトルに対し ては、対称的な記号を生じさせるものとするならば、どの画素を照明するかを装 置は制御せねばならない。

第１の段階として、ケース＃１に対するのと同じ基＊（すなわち、ベクトル長さ がＬビット、小数７キユムレータピツトが２Ｌ　、丸めらｎた値７５ｆ　Ｍ／Ｎ 　）に対して、それが「数学的に」完全なベクトルが得られるかどうかを判定す る。２つの画素の間に正しくベクトルがある「任意の」ケースについては考えな い。

Ｙの「正しい」値と、Ｙの「実際の」値かにより与えられる。ここに、 である。ケース＃１から であることを思い出すと、 が得られる。Ｙ　Ａ（ｓ　）の整数値に誤差が最も起りやすいのは、Ｒ／ＩＮＩ が土％または−イに近い（しかし等しくない）時である。（Ｒ／ＩＮ＋＝土％で あると、ベクトルは正しく２つの画素の間にあり、どの画素が照明されるかは数 学的に任意であることに注目すべきである。このケースは直ちに興味のあるもの ではなモある時にＲ／ＩＮ＋は士Ｈに最も近い。ここに、Ｎは大きい奇数の整数 である。３４）と３５）に代入するとか得られる。ＹＡ　の整数値に誤差が生じ ないとすると、式３６）と３７）から が得られる。ｅについて解き、３３）　、　２８）　、　２７）をＬＳＢ　、　 Ｎ　、　ｉにそれぞれ代入すると、が得られる。

上の式は、数学的に完全なベクトルの発生のためにｅの許容範囲を定める。Ｍ／ Ｎが丸められた時の、２Ｌ小数ビツトに対するｅの実際の範囲はによｐ与えらｎ た。３９）におけるｅの許容範囲の大きさは、範囲の正の限界に対するものより も負の限界に対するものよシ小さいから、３０）と３９）の負の限界を比較する 必要があるだけである。３９）の許容負の限界の大きさが３０）の実際の負の限 界の大きさより大きい（または等しい）とすると、数学的に完全なベクトルに対 しては２Ｌ小数ビツトで十分である。これは下記のように真であることが示され る。

２　−２　＋４　＝　？　２２Ｌ”１−２Ｌ＋２−２Ｌ＋１＋４ＥＤ 以上、アキュムレータの小数部が％、または％よりＩ　ＬＳＢだけ小さい値に初 期化された時、勾配値が最も近いＬＳＢに丸められた時、および勾配とアキュム レータの小数のために２Ｌビツトを利用できる時（すなわち、Ｌピットがアキュ ムレータのクロックサイクルの数でベクトル長を定める場合）に、「数学的に」 完全なベクトルが得られることを示した。

希望のベクトルが正確に２つの画素の間にある時は、どの画素が照明されるかは 数学的に任意である。しかし、記号を形成するためにベクトルが連結される時に 対称的な記号論が望ましいとすると、数学的に等しいそれらの画素のうちのどれ が照明されるかはもはや任意である。

切捨て誤差の問題が無視されたとすると、描くべきベクトルの向き（すなわち、 ８分円）に応じて、３Ａまたは％よりＩＬＳＢだけ小さい値にアキュムレータ小 数を初期化するアルゴリズムを用いることによシ、対称的な記号を連結されてい るベクトルによ多発生できる。これは、％よりＩＬＳＢだけ小さい値へ小数を常 に初期化し、それから、選択された８分円の中におるベクトルの第１のクロック サイクルにおいてアキュムレータ／加算器へ桁上げ入力を行わせることによシ、 行うことができる。次に、桁上げ入力が可能にされた８分円に対して（すなわち 、第１のクロックサイクルにおいてのみ）、数学的に等しい２つの整数（画素場 所）のうちの大きい方）またはよシ正の方が選択される。桁上げ入力が不能にさ れる８分円に対しては、数学的に等しい２つの整数のうち小さい方、またはよシ 負の方が選択される。

このやシ方は、勾配値が正確な時に、連結されたベクトルを用いて、対称的な記 号論を発生する。しかし、２Ｌ小数ビツトによシ勾配を正確に表すことができな い時は、異なる切捨て法をめられる（すなわち、最も近いＬＳＢへ丸める以外） 。

し、桁上げ入力を可能状態にしない（すなわち、ケースナｌにおけるような）こ とに等しい。Ｙアキュムレータに対する正確な値および実際の値に対する式か によシ与えられた。数学的に任意のケースに対しては：Ｒ／ＩＮ＋＝±％である 。Ｙアキュムレータに対して、数学的に等しい整数のうちの大きい方を強制する ために、第１のクロックサイクルで桁上げ入力が可能状態にされた。したがって 、Ｒ／ＩＮ＋”±％であるケースについてだけ考えると、ＹＡ（ｉ）の整数値で 誤差゛が許されないとすると、 ４０）　０≦ｅａｔ（１ である。もちろん、数学的に正しいベクトルに対する要求に合致するために、不 等式３０）を満さねばならない（すなわち、４０に加えて）。不等式４０）は、 対称的な記号論のために、第１のクロックサイクルにおいて桁上げ入力が可能状 態にされる８分円円内にあるベクトルの勾配値には簡単な切捨てをもはや使用で きないことを要求する。勾配値を正確に表わせないとすると、それを次のＬＳＢ へ常に丸めなければならない。勾配値を得るためにこの方法を用いることと、両 方の不等式３０）と４０）の要求を満すには、アキュムレータの２Ｌ＋１小数ビ ツトの最小と勾配値を要する。そうすると勾配誤差は、 によシ与えられる。

ケースナ３を別々の１サブケース」に分離し、それらのサブケースのだめの勾配 値を決定するための種々のアルゴリズムを用いることによ、９．２Ｌの小数ピッ トだけ（すなわち、２Ｌ＋１ビツトの代シに）で、数学的に正しいベクトルと対 称的な記号論を持つことが可能である。

ケースφ３Ａ：奇数整数でらるＮで可能状態にされた桁上げ入力 等式２０）と２１）の項Ｒ／Ｎが士％により与えられる時だけ、ベクトルを２つ の画素の間に正確に置くことができることに注目されたい。しかし、ＲとＮは整 数であるから、Ｎが偶数の整数である時にそれは可能なだけである。したがって 、Ｎが奇数であると、誤差項をケースナｌにおけるように、 与えることができる。これは、最も近いＬＳＨに丸められた勾配値に対して２Ｌ ビツトを要求する。

ケースナ３Ｂ：　偶数整数であるＮで可能状態にされた桁上げ入力 ケースナ１の解析が、Ｎが奇数の整数である場合に起る最悪のケースの誤差の起 シやすさを調べた。

したがって、Ｎが偶数の整数であるケースについてそれを考えねばならない。等 式２０）と２１）は、Ｒ／ＩＮ＋が十％または一％に非常に近い（しかし等しく ない）時にＹＡの整数値に誤差が起る可能性が最高であることを示す。（Ｒ／Ｉ Ｎ＋＝±％に対するケースは対称的な記号に属するだけで、不等式４０）Ｋなる 結果との時に、Ｎが偶数整数のケースに対して最悪のケースの誤差が起シやすい 。等式２０）と２１）に代入すると が得られる。したがって、ＹＡ（’）の整数値における誤差を避けるためには を要する。ｅに対する最も厳しい要求はＮとｉの大きい値に対して生じ、とくに に対して生ずる。ここに、ベクトル長を指定するためにＬビットを利用できる。

（Ｎは偶数の整数であることを思い出されたい。また、Ｎ＝２’は勾配値に対し て切捨て誤差を生ずる結果にならないことに注目されたい）。

４６）と４７）を４５）に代入し、ｅについて解くと、が得られる。したがって 、 であることをめる。これは勾配値が最も近いＬＳＨに丸めて、２Ｌ−１小数ビツ トによう実現できる・。しかし、対称的な記号論がめられるとすると、４０）と ４９）を満さねばならない。これによシが与えられる。対称的な記号論を強制す るためには、Ｎが偶数の整数で、桁上げが可能状態にされる（第１のクロックサ イクルにおいて）時に、その要求を満さねばならない。この要求は勾配に対して は２Ｌ小数ビツトで満される。勾配値が正確でないとすると、それを次のＬＳＢ 値へ常に丸めねばならない。

対称的な記号論に対する解析を終るために、桁上げ入力が不能例されている８分 円についてのケースについて次に調べる。

ケースナ４：桁上げ入力が不能にされている８分円中のベクトルに対する対称的 な記号論。

このケースはケースナ２に類似し、ＹｃとＹ、についての等式は によシ与えられた。数学的に任意なケースに対しては：　Ｒ／ＩＮ＋　＝±％で ある。このケースに対してＹ、の整数値に誤差が許されないとすると、 ５１）　−１＋ＬＳＢ≦０１≦０ が得られる。（実際の上限［ｅ　ｊ　（Ｉ　Ｌ　Ｓ　Ｂ　Ｊが「ｅｔ≦０」に簡 単にされたことに注目されたい。勾配分解能がＩＬＳＢであるために、それらの 限界は全ての実際的な目的に対して等しい）。

対称性のためにめられている不等式５１）を、数学的に正しいベクトルに対して められている不等゛式３０）に組合わせると、 が得られる。

この勾配誤差の範囲は、ＬｓＢよシ低い重みの全ての小数ビットを常に切捨てる 、または落す、ことによシ、および２Ｌ＋１小数ビ、ットの最小のものを用いる ことによシ得ることができる。しかし、ケースナ３と同様に、このケースが２つ のサブケースに分割されたとすると、２Ｌ小数ビツトだけがめられる。各サブケ ースの勾配値を決定するために種々のアルゴリズムが用いられる。

ケース４Ａ：対称的な記号論；桁上げ入力が不能にされる；Ｎは奇数の整数であ る。

ケースナ３Ａにおいて注意したように、Ｎが奇数の時は項Ｒ／　ＩＮ＋を士％に 等しくすることはできない。

したがって、このケースはケースφ２に等しい。誤差限界は３０）により与えら れ、２Ｌ小数ビツトがめられ、勾配値を最も近いＬＳＢに丸めねばならない。

ケース４Ｂ：　対称的な記号論；桁上げ入力が不能にされる；Ｎは偶数の整数で ある。

ケース３Ｂにおけるように、偶数整数のＮＫ対して、 の時に最悪のケースの誤差感受性が起る。ＹｃとＹＡに対して４２）を等式３４ ）と３５）に代入すると、が与えられる。ＹＡ（ｉ）整数において誤差が許され ないとなる。（等式３３）、４６）、４７）から）等式５５）中のＬＳＢ、Ｎ、 ｉを代入すると、 が与えられる。よ）厳しい限界か により表されることを示すことができる。これは丸めた２Ｌ−１小数ビツトだけ をめる。しかし、４１）と５７）を組合わせると が得られる。これは２Ｌ小数ビツトおよび勾配値の切捨て（すなわち、決して切 上げない）で満すことができる。

以下、完全なベクトルと対称的な記号論に対して上記の誤差解析から結論された ことを述べる。

り「数学的に」完全なベクトルに対して（正接アキュムレータにロードされる時 （すなわち、初期位置命令）Ｋ１アキュムレータの小数部を％、または％よ、９ １ＬＳＢ小さい値に初期化すべきである。

あらゆるベクトルの最後のクロックサイクルにおいて、アキュムレータの小数部 に％、または％よシＩＬＳＢ小さい値をロードすべきでもある。（これは、誤差 の累積をクリヤすることによう、引続くベクトルの実行のために小数を初期化す る）。

％よ、りＩＬＳＢだけ小さい値に初期化されたとすると、ベクトルの最初のクロ ックサイクルにおいて加算器の桁上げ入力を可能にできる。これは、初期化値を イと代えるのと同じ効果を有する。

１つのアキュムレータへ加える勾配値は最も近いＬＳＢへ切捨てるべきである。

勾配とアキュムレータ小数のためににビットを利用できるものとすると　２Ｖ″ クロツクサイクルまでのベクトル長を数学的に完全に発生できる。（小数が１１ ビツトであるアキュムレータに対しては、これによって４５段階までの数学的に 完全なベクトルを許す）。

２′／２クロツクサイクルよシ長り、シたがって数学的には完全でないかもしれ ないベクトルを引くこともできる。しかし　２１Ｃクロツクサイクルよシ長いベ クトルは引くべきでない（Ｋはアキュムレータ内と丸められた勾配値における小 数ビットの数・である）。

この制約は、ベクトルの端点においてアキュムレータの整数部中に誤差が生じな いことを保障するために必要である。

「完全なベクトル」は、実際に希望されるベクトルからの画素間隔の半分以内に ある画素だけを照明する。

２　対称的な記号論に対して ２つの画素が希望のベクトルから等しい距離にある時に、それらの画素のどちら が照明されるかを制御することにより、連結されているベクトルからの対称的な 記号論を発生できる。これは、アキュムレータの小数を％よりＩＬＳＢだけ小さ い値へ常に初期化し、かつある８分円中のベクトルの最初のクロックサイクルで 、アキュムレータの加算器、またはアキュムレータの両方の加算器への桁上げ入 力を可能化することにより行われる。

対称的な記号論は正弦／余弦ベクトル発生器アルゴリズムまたは正接ベクトル発 生器アルゴリズムによう行うことができるが、正接アルゴリズムだけが数学的に 完全なベクトルを発生する結果となる。アキュムレータ小数に対する基本的な分 解能要求は、実際には、正接アルゴリズムによる数学的に完全なベクトルの発生 のためと、対称的な記号論の発生のためとで同じである。しかし、アキュムレー タに加えられる値を得るためには異なるアルゴリズムを用いねばならない。

Ｋ小数ビットを有するアキュムレータに対しては、１）アキュムレータに加えら れる値が、奇数の数のクロックサイクルを有する全てのベクトルに対してに番目 の小数ビットへ丸めることによシ得られる、２）偶数の数のクロックサイクルを 有するベクトルに対して、全てのクロックサイクルで不能にされる桁上げ入力を 有するアキュムレータへ加えられる値かに小数ビットに切捨てられる、３）また 、偶数の数のクロックサイクルを有するベクトルに対して、全てのクロックサイ クルで不能にされる桁上げ入力を有するアキュムレータへ加えられる値が、Ｋ小 数ビット内に正確に表されない時に切上げられる（すなわち、Ｋ番目の小数ビッ ト位置に′−１を加えることによシ）、ものとすると、最大で２に／２クロック サイクルで発生される全てのベクトルに対して対称性を実現できる。各ベクトル の第１のクロックサイクルにおいてアキュムレータへ加えられる桁上げ入力は、 表２または表３の対称アルゴリズムの１つに従って発・生されるベクトルの８分 円によシ決定される。

再びに小数ビットを有するアキュムレータに対して、１）全てのクロックサイク ルで桁上げ入力が不能にされるアキュムレータへ加えられる値かに小数ビットへ 切捨てられ、２）第１のクロックサイクルにおいてのみ可能にされる桁上げ入力 を有するアキュムレータへ加えられる値が、利用可能なに小数ビット内で正確に 表されない時に、切上げられるなら（東−１）／２ ば、最大２　クロックサイクルで発生される全てのべりｌ・ルに対して対称性を 実現することもできる。

アキュムレータへ加えられる値を取出すためには、対称性のための最大数のクロ ックサイクルよシ多いクロックサイクルを有するベクトルに対して、それらのア ルゴリズムのいずれも通常は用いられない。

第２のアルゴリズムでは、２　クロックサイクルよシ多いクロックサイクルを有 するベクトルに対して、ベクトルの端点において、アキュムレータの整数ビット に誤差が生ずることがある。

以上、本発明を好適な実施例について説明したが、用いた用語は、限定するもの ではなくて説明用の用語であること、本発明のよシ広い面での真の範囲と要旨を 逸脱することなしに、添附請求の範囲の範囲内で変更できる。

Ｆ　ＩＧ、２Ａ、　Ｆ　ＩＧ、２Ｂ。

従太十足ダボゴ ＦＩＧ、３Ａ、　ＦＩＧ、３Ｂ、　ＦＩＧ、３Ｇ。

ＦＩＧ、５Ａ、　ＦＩＧ、５Ｂ。

国際調査報告 国際調査報告

Claims (29)

【特許請求の範囲】
1. １．始点と終点を有するペクトルの第１の成分を表す信号を供給する第１の整数 部と、第１の小数部を有する第１のアキユムレータ手段と、前記ペクトルの第２ の成分を表す信号を供給する第２の整数部と、第２の小数部を有する第２のアキ ユムレータ手段と、 前記ペクトルの前記終点において前記第１の整数部と前記第２の整数部に誤差が 存在しないように、前記ペクトルを発生する前に、前記第１の小数部と前記第２ の小数部を非零値へそれぞれプリセツトする第１のプリセツト手段および第２の プリセツト手段と、 を備える始点と終点を有するペクトルを発生するベクトル発生器装置。
2. ２．請求項１記載の装置において、 前記第１のプリセツト手段は、半分の値と、半分の値より前記第１のアキユムレ ータ手段の最下位ビツトだけ小さい値とで構成された群から選択された値へ前記 第１の小数部をプリセツトするための手段を備え、 前記第２のプリセツト手段は、半分の値と、半分の値より前記第２のアキユムレ ータ手段の最下位ビツトだけ小さい値とで構成された群から選択された値へ前記 第２の小数部をプリセツトするための手段を備え、 る装置。
3. ３．請求項１記載の装置において、前記第１のアキユムレータ手段と前記第２の アキユムレータ手段は桁上げ入力を有し、前記第１のプリセツト手段と前記第２ ４のプリセツト手段は、 半分の値より前記第１のアキユムレータ手段の最下位ビツトの値だけ小さい値へ 前記第１の小数部をプリセツトするための手段と、 半分の値より前記第２のアキユムレータ手段の最下位ビツトの値だけ小さい値へ 前記第２の小数部をプリセツトするための手段と、 前記第１のアキユムレータ手段の前記桁上げ入力を選択的に可能にする第１の桁 上げ可能化手段と、前記第２のアキユムレータ手段の前記桁上げ入力を選択的に 可能にする第２の桁上げ可能化手段と、を備える装置。
4. ４．請求項３記載の装置において、 前記ペクトルは複数の角度セクタの１つにある角度で発生され、 前記ペクトル発生器装置が対称的な記号論を発生するように、前記第１の桁上げ 可能化手段と前記第２の桁上げ可能化手段は、前記ペクトル発生器装置が対称的 な記号論を発生するように、前記第１のアキユムレータ手段の前記桁上げ入力と 前記第２のアキユムレータ手段の前記桁上げ入力を前記角度セクタに従つて選択 的に可能状態にする手段を備える、装置。
5. ５．請求項４記載の装置において、前記複数の角度セクタは８個の８角形を含む 装置。
6. ６．請求項２記載の装置において、 前記ペクトルの発生を制御するクロツクサイクルを有するクロツク手段と、 第１の増分値信号を前記第１の手段へ供給して、各前記クロツクサイクル中はそ れに累積させる第１の増分手段と、 第２の増分値信号を前記第２のアキユムレータ手段へ供給して、各前記クロツク サイクル中はそれに累積させる第２の増分手段と、 を更に含む装置。
7. ７．請求項６記載の装置において、 前記第１の小数部と前記第２の小数部はおのおのＫビツトを含み、 前記第１の増分手段と前記第２の増分手段は、前記第１のアキユムレータ手段お よび前記第２のアキユムレータ手段の最も近い最下位ビツトに切上げられた前記 第１の増分値信号と前記第２の増分値信号供給する手段と、 前記ペクトルを発生するために利用される前記クロツクサイクルを２ｋと２ｋ／ ２より成る群から選択された最大値に制限する手段と、 を備える装置。
8. ８．請求項５記載の装置において、 前記ペクトルの発生を制御するクロツクサイクルを有するクロツク手段と、 第１の増分値信号を前記第１のアキユムレータ手段へ供給して、各前記クロツク サイクル中はそれに累積させる第１の増分手段と、 第２の増分値信号を前記第２のアキユムレータ手段へ供給して、各前記クロツク サイクル中はそれに累積させる第２の増分手段と、 を更に含む装置。
9. ９．請求項８記載の装置において、 前記ペクトルを発生するために利用される前記クロツクサイクルを最大２ｋ／２ に制限する手段を更に含み、前記第１の小数部と前記第２の小数部はＫビツトを おのおの含む装置。
10. １０．請求項９記載の装置において、 ペクトルを発生するためのクロツクサイクルの前記数は偶数の整数を含み、 前記第１の増分手段は、Ｋ小数ビツトで正確に表されない時に、切上げられた前 記第１の増分信号を、前記第１の桁上げ可能化手段が前記第１のアキユムレータ 手段の前記桁上げ入力を可能状態にした時には常に供給し、かつ前記第１の桁上 げ可能化手段が前記第１のアキユムレータ手段の前記桁上げ入力を不能状態にし た時には、切捨てられた前記第１の増分信号を常に供給する手段を備え、 前記第２の増分手段は、Ｋ小数ビツトで正確に表されない時に、切上げられた前 記第２の増分信号を、前記第２の桁上げ可能化手段が前記第２のアキユムレータ 手段の前記桁上げ入力を可能状態にした時には常に供給し、かつ前記第２の桁上 げ可能化手段が前記第２のアキユムレータ手段の前記桁上げ入力を不能状態にし た時には、切捨てられた前記第２の増分信号を常に供給する手段を備え、 る装置。
11. １１．請求項９記載の装置において、 前記ペクトルを発生させるためのクロツクサイクルの前記数は奇数の整数を含み 、 前記第１の増分手段は、前記第１のアキユムレータ手段の最下位ビツトの最も近 くに切上げられた前記第１の増分信号を供給する手段を備え、前記第１の増分手 段は、前記第１のアキユムレータ手段の最下位ビツトの最も近くに切上げられた 前前第１の増分信号を供給する手段を備え、る装置。
12. １２．請求項８記載の装置にかいて、 前記ペクトルを発生するために利用される前記クロツクサイクルを最大２（ｋ− １）／２に制限する手段を更に含み、前記第１の小数部と前記第２の小数部はＫ ビツトをおのおの含む装置。 前記第１の小数部と前記第２の小数部はＫビツトをおのおの含み、 前記第１の増分手段は、Ｋ個の小数ビツトで正確に表され互い時に、切上げられ た前記第１の増分信号を、前記第１の桁上げ可能化手段が前記第１のアキユムレ ータ手段の前記桁上げ入力を可能状態にした時には常に供給し、かつ前記第１の 桁上げ可能化手段が前記第１のアキユムレータ手段の前記桁上げ入力を不能状態 にした時には、切捨てられた前記第１の増分信号を常に供給する手段を備え、前 記第２の増分手段は、Ｋ個の小数ビツトで正確に表されない時に、切上げられた 前記第２の増分信号を、前記第２の桁上げ可能化手段が前記第２のアキユムレー タ手段の前記桁上げ入力を可能状態にした時には常に供給し、かつ前記第２の桁 上げ可能化手段が前記第２のアキユムレータ手段の前記桁上げ入力を不能状態に した時には、切捨てられた前記第１の増分信号を常に供給する手段を備え、る装 置。
13. １３．請求項５記載の装置において、前記第１の桁上げ可能化手段と前記第２の 桁上げ可能化手段は、表２のアルゴリズム１とアルゴリズム２より成る群がら選 択されたアルゴリズムに従つて、前記第１のアキユムレータ手段の前記桁上げ入 力と前記第２のアキユムレータ手段の前記桁上げ入力を可能化する手段を備える 装置。
14. １４．請求項５記載の装置において、前記第１の桁上げ可能化手段と前記第２の 桁上げ可能化手段は、表３のアルゴリズム１と、アルゴリズム２と、アルゴリズ ム３と、アルゴリズム４とより成る群から選択されたアルゴリズムに従つて、前 記第１のアキユムレータ手段の前記桁上げ入力と前記第２のアキユムレータ手段 の前記桁上げ入力を可能化する手段を備える装置。
15. １５．請求項１記載の装置において、前記第１のブリセツト手段と前記第２のプ リセツト手段は、最初のアキユムレータ値を次に大きい整数部と次に小さい整数 値の間のほぼ中間にパイアスするように、前記ペクトルを発生する前に、前記第 １の小数部と前記第２の小数部をそれぞれ非零値にプリセツトする手段を備える 装置。
16. １６．請求項１５記載の装置において、前記第１の整数部と前記第２の整数部を 、発生すべきペクトルの始点に対応するそれぞれの値にプリセツトするための第 １の整数プリセツト手段と、第２の整数プリセツト手段を更に含む装置。
17. １７．始点と終点を有するペクトルの第１の成分を表す信号を供給する第１の整 数部と、第１の小数部を有する第１のアキユムレータ手段と、前記ペクトルの第 ２の成分を表す信号を供給する第２の整数部と、第２の小数部を有する第２のア キユムレータ手段と、発生すべきペクトルの始点に対応するそれぞれの値へ前記 第１の整数部と前記第２の整数部をプリセツトする第１の整数プリセツト手段お よび第２の整数プリセツト手段と、最初のアキユムレータ値を次に大きい整数部 と次に小さい整数値の間のほぼ中間にパイアスするように、前記ペクトルを発生 する前に、前記第１の小数部と前記第２の小数部をそれぞれ非零値にプリセツト する第１の小数プリセツト手段および第２の小数プリセツト手段と、を備え、始 点と終点を有するペクトルを発生するペクトル発生器装置。
18. １８．請求項１７記載の装置において、前記第１の小数プリセツト手段は、半分 の値と、半分の値より前記第１のアキユムレータ手段の最下位ビツトの値だけ小 さい値とで構成された群から選択された値へ前記第１の小数部をプリセツトする ための手段を備え、前記第２の小数プリセツト手段は、半分の値と、半分の値よ り前記第２のアキユムレータ手段の最下位ビツトの値だけ小さい値とで構成され た群から選択された値へ前記第２の小数部をプリセツトするための手段を備える 装置。
19. １９．請求項１７または１８記載の装置において、前記第１のアキユムレータ手 段と前記第２のアキユムレータ手段は第１の累算手段と第２の累算手段をそれぞ れ含み■それらの累算手段は、第１のアキユムレータの整数値と小数値を現在の アキユムレータの値と前記第１のアキユムレータ手段への加数入力の値との和を 表す値ヘセツトするための第１の加算手段と、第２のアキユムレータの整数値と 小数値を現在のアキユムレータの値と前記第２のアキユムレータ手段への加数入 力の値との和を表す値ヘセツトするための第２の加算手段とを備え、各アキユム レータは、最初のプリセツト手段と各それぞれのアキユムレータの累算手段を制 御する１組の入力制御信号手段を含み、各ペクトル発生動作はクロツク信号手段 の一連の１つまたは複数の起動サイクルにより影響を受け、それにより前記各一 連の起動サイクル中の各起動サイクルは各アキユムレータによる単一の累算動作 になる結果となつて、前記発生されたペクトルが一連の整数アキユムレータ出力 で構成されるようにし、それにより前記一連の起動サイクル中の各アキユムレー タ出力セツトは希望のペクトル上にほぼある点の位値に一致し、かつそれにより 前記一連の出力は希望のペクトルの経路にほぼ沿う一連の点に対応する装置。
20. ２０．請求項１９記載の装置において、前記第１のアキユムレータ手段と前記第 ２のアキユムレータ手段は選択的累算手段も含み、その選択的累算手段は、第１ のアキユムレータ値の整数部を現在のアキユムレータの値と前記アキユムレータ 手段への加数入力の値との和を表す値へセツトするための加算手段と、半分の値 および半分の値より前記第１の手段の最下位ビツトの値だけ小さい値とで構成さ れた群から選択された値へ前記第１のアキユムレータの値の小数部をセツトする ほぼ同時手段と、第２のアキユムレータ値の整数部を現在のアキユムレータの値 と前記アキユムレータへの加数入力の値との和を表す値の整数部ヘセツトするた めの加算手段と、半分の値および半分の値より前記第２のアキユムレータ手段の 最下位ビツトの値だけ小さい値とで構成された群がら選択された値へ前記第２の アキユムレータの値の小数部をセツトするためのほぼ同時手段とを備える装置。
21. ２１．請求項２０記載の装置において、１つのペクトルの発生において各アキユ ムレータにより求められる累算、または一連の累算は請求項１９または２０に記 載されている種類のものであり、発生された各ペクトルに対して、各アキユムレ ータの最後の累算は、常に請求項２０に記載されている選択的な種類のものであ り、前記最後の累算の前の他の任意の累算は請求項１９に記載されている種類の ものであり、更に、アキユムレータヘの加数入力中の切捨て誤差または切上げ誤 差から生ずるアキユムレータの誤差のどの累積も、任意のペクトルの終点におい て、和の値の小数部だけに限定されるように、各アキユムレータ中の小数ビツト の数は任意の１つのペクトルの発生に用いられる最大累積数に対して十分に大き く、前記和の値の整数部は任意のペクトルの最後の累算サイクルにかいてそれぞ れのアキユムレータの整数部への入力として用いられて、発生された全てのペク トルの終点におけるアキユムレータ誤差を完全に無くすことが達成されるように し、更に、ペクトルの結びつきにより複雑な記号論を発生できるようにし、かつ 、前記複雑さ記号論の発生は誤差の索積なしに、および誤差の累積を防止する手 段として、ペクトルの間でアキユムレータを初期化する要求なしに行われる装置 。
22. ２２．請求項２０記載の装置において、２種類のペクトル発生器アルゴリズムの いずれか一方によりペクトルを発生する手段を含み、それによりそれらのアルゴ リズムの種類の一方が請求項２１に記載されているようなものであり、請求項２ １においては、与えられたペクトルに対する各アキユムレータの最後の累積動作 が請求項２０記載の選択的な累積技術を採用し、かつ請求項２１においては、与 えら丸たペクトルに対する他の任意の累積が請求項１９記載の累積技術を採用し 、それにより第２の種類のペクトル発生アルゴリズムが、請求項１９記載の累積 技術だけて構成されている累積動作を採用する装置。
23. ２３．請求項１９〜２２のいずれきに記載の装置において、各アキユムレータ手 段のために選択的な加算手段も含み、それにより各加算手段は加算回路手段の最 下位ビツトヘの入力桁上げ信号も含み、かつ、それにより前記桁上げ入力が不能 状態にされだ時に、前記加算回路の出力が現在のアキユムレータ値と前記アキユ ムレータの加数入力の値との和により与えられ、その和は請求項１９または２０ について記載したものと同一であり、それにより、桁上げ入力信号の選択的な場 合に対する前記加算回路の出力は、現在のアキユムレータの値と、アキユムレー タへの加数入力の値と、桁上げ入力の値との和により与えられ、桁上げ入力値は アキユムレータの最下位小数ビツトの値に等しく、更に、ここに記載されている 選択的左加算手段の選択、この場合には桁上げ入力信号が可能状態にされる、は 各アキユムレータごとに独立に行うことができ、かつ請求項２０記載の選択的な 累算手段の選択とは独立しており、それによりアキユムレータの小数部は、加算 回路からの出力の小数部ヘセツトされる代りに、半分の値または半分の値よりア キユムレータの小数部の最下位ビツトだけ小さい値にセツトされる装置。
24. ２４．請求項２３記載の装置において、請求項１８に記載されているように、ア キユムレータの整数部が発生すべきペクトルの始点に対応する値へプリセットさ れる場合を除き、前記アキユムレータの小数部がアキユムレータの小数の最下位 ビツトの値より１／２小さい値だけにプリセツトされ、請求項２０記載の選択的 累積技術が、アキユムレータの小数部を発生されたペクトルの最後の累積にセツ トされる場合を除き、前記アキユムレータの小数部を１／２よりアキユムレータ の小数の最下位ビツトの値だけ小さい値だけにセツトすべきであり、それにより 前記装置の各アキユムレータに対する入力桁上げ信号が選択されたペクトルの第 １の累算サイクルにおいてのみ可能状態にされ、第１の累算サイクルにおける桁 上げ入力信号の状態は、各アキユムレータに対して、発生すべきペクトルの角度 セクタの関数であり、かつ、それにより前記関数は、複雑な記号を発生する目的 で多数のペクトルが結びつけられた時に、対称的な記号論の発生を強制するため 、または許すために設計されたいくつかのアルゴリズムの１つに従つて定められ る装置。
25. ２５．請求項１７または１８記載の装置において、対応する請求項に記載されて いる他の２つのアキユムレータと同じ種類の第３のアキユムレータ装置も含み、 それにより前記第３のアキユムレータの整数部は第３の出力を供給し、その第３ の出力は、他の２つのアキユムレータからの整数出力とともに、三次元ペクトル を発生する装置。
26. ２６．請求項２４記載の装置において、前記複数の角度セクタは８個の８分円を 含み、発生されたペクトルの第１の累算クロツクサイクルにおけるアキユムレー タへの桁上げ入力は、第３表のアルゴリズム＋１、アルゴリズム＋２、アルゴリ ズム＋３、またはアルゴリズム＋４のいずれかに従つて決定され、８分円は第４ 図に示されているように形成される装置。
27. ２７．請求項２４記載の装置において、前記複数の角度セクタは８個の８分円を 有し、最も長いペクトル成分の軸線に関連するアキユムレータヘの加数入力が値 ＋１または値−１により与えられ、発生されたペクトルの第１の累算サイクルに おけるアキユムレータへの加数入力が第２表のアルゴリズム＋１またはアルゴリ ズム＋２に従つて決定され、８分円は第４図に示されているように形成される装 置。
28. ２８．請求項１７または１８記載の装置において、発生すべきペクトルの最長の 成分の軸線に対応する特定のアキユムレータへの加数入力の値が＋１または−１ の値に制限され、それにより各アキユムレータに対する加算手段の整数部が増分 手段または減分手段へ簡単にされ、それにより、請求項１７〜２２の各項に記載 の２つのアキユムレータの小数アキユムレータと小数加算手段が、加算手段を含 む１つの小数アキユムレータにより置き換えられ、それにより前記１つの小数ア キユムレータへの加数入力の可能な値の範囲が＋１と−１の値を含み、それによ り前記１つの小数アキユムレータは前記加算手段の小数部から桁上げ出力条件ま たは借り出力条件を示すあふれ検出手段を含み、更に、与えられたペクトルが一 連の１つまたは複数の累算クロツクサイクルにより発生され、それらのクロツク サイクルにおいては最長のペクトル成分の軸線に対応する整数アキユムレータが 、与えられたペクトルの向きに従つて、各前記累算クロツクサイクルにおいて、 増加され、または減少され、与えられたペクトルに対して、桁上げ出力条件また は借り出力条件を小数加算手段がそれぞれ指定するような対応する累算クロツク サイクルだけの時に第２の整数アキユムレータが増加され、または減少され、そ れにより累積動作と、セツト動作およびプリセツト動作に関して、請求項１７〜 ２２に記載の２つの小数アキユムレータに対して請求項１７〜２２の各項におい て指定されているのと同一のやり方で、１つの小数アキユムレータが動作させら れる装置。
29. ２９．請求項２８記載の装置において、与えられた任意のペクトルの発生に用い られる最後の累算クロツクサイクルにおいて、１つの小数アキユムレータが、そ の小数アキユムレータの最下位ビツトの値より１／２小さい値ヘセツトされ、か つ、発生すべきペクトルの始点に対応する値へ整数アキユムレータがセツトされ た時に、その同じ値へ常にセツトされ、それにより、前記桁上げ入力信号が不能 状態にされた時に、前記加算手段の出力小数アキユムレータの現在の値とアキユ ムレータへの加数入力の値との和に等しく、前記桁上げ入力が可能状態にされた 時に加算手段の出力が小数アキユムレータの現在の値と、加数入力の値と、桁上 げ入力の値との和に等しいように、前記小数アキユムレータの加算手段が桁上げ 入力信号を含み、更に、前記装置により発生される各ペクトルは複数の角度セク タの１つにある角度で発生され、選択されたペクトルの第１の累算サイクルにお いてのみ入力桁上げ信号が可能状態にされ、最初の累算における桁上げ入力信号 の状態は発生すべきペクトルの角度セクタの関数であり、それにより、前記関数 は、複数な記号を発生するために多数のペクトルが結びつけられた時に対称的な 記号論を強制的に発生させ、または発生を許すように設計されたいくつかのアル ゴリズムの１つに従つて定められる装置。