JPH04501937A - 電界効果トランジスタ及び半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電界効果トランジスタ及び半導体素子の製造方法７一般に、放射線が発生する環 境下で使用される集積回路は放射線により放出される電荷量が比較的少ないため 放射線効果が比較的小さいとの理由でＳ０１回路を用いて構成される。

吸収線量が大きい、たとえば１メガラド（ＭｒａｄＸＳ　ｉ）であると、８０１ 回路の場合下地酸化物の厚みがまた問題となる。厚み１００〜２００ｎａｐ（ナ ノメーター）であってそこに１電荷が生じると、良好な動作損失のためしきい電 圧が影響される。

本発明の目的は上述した欠点を除去することにある。

本発明は請求の範囲第１項に記載の方法並びに請求の範囲第４項及び第５項に記 載するような半導体素子を提供するものである。

種々の理論研究はアクティブシリコンフィルムの上下にゲート電極を取り付けた 薄膜シリコン−オン−インシュレーター（Ｓｏｌ）ディバイスにより相互コンダ クタンスが大きくかつショートチャンネル効果を低減せしめた、極めて興味のあ る電子的特性がえられたことを示している。

公知のＭＯＳＦＥＴにおいては、厚み４００ｒ＋ｍの埋め込み酸化物層（ＳＩＭ ＯＸ物質）の頂部及び底部の面にアクティブシリコンフィルムが載置され、下地 のシリコン基板がバックゲートとして使用可能とされる。

本発明に係る“ゲート−オール−アラウンド”構造においては、アクティブシリ コンが薄膜ゲート品質酸化物及びポリシリコンゲート電極上に取り付けられる。

頂部及び底部（トップＴおよびボトムＢ）ゲートが設けられると、アクティブシ リコン内の電荷が極めて良好に調整されるので、上下ゲートを備えたディバイス において重要なショートチャンネルしきい値ロールオフが予想される。第２に、 上下ゲートを備えた上下ゲートディバイスにおけるシリコン薄膜が完全に反転さ れることになる。即ち、反転は上下の反転チャンネル内に限定されず、薄膜全体 がシリコン薄膜における全深さＸにわたって反転されることになる。これは、特 にリコン容積内の反転は表面反転よりも拡散が少ないので相互コンダクタンス性 能が強化されたディバイスとする。この型式のディバイスの第３の利点は高電圧 の全吸収線量硬度をを有することである。実際に、放射線照射に暴露することに よりＭＯＳＦＥＴ内に誘起されるしきい値シフトはアクティブシリコンと接触す る酸化物の厚みの平方根に比例する。通常のＳｏｌ　ＭＯＳＦＥＴにおいて、当 該ディバイスの下部の埋め込み酸化物は代表的に４００ｎｍの厚みを有する。こ の比較的厚みのある酸化物内に線量照射により電荷が生起せしめられ、薄膜ディ バイス内に重要なしきい値シフトが生じる。この明細書において提案される上下 ゲートディバイスにおいて、ディバイスのアクティブ部のみがゲート品質酸化物 薄膜とのみ接触し、放射線誘導しきい電圧シフトを最小のものにする。

−更に別の利点及び特徴は添付図面とともに本発明に係る半導体素子の製造方法 における好ましい実施例の説明に照らせばより明らかになるであろう。

第１図〜第５図は本発明の好ましい実施例における連続処理工程の斜視図であり 、第５図は本発明の半導体素子の斜視図である。第６図〜第１０図はそれぞれ本 発明を説明するためのグラフである。６０１回路は例えばＩ６ビツトμＰ（ＬＥ ＴＩ）、２５６に−ＳＲＡＭ（ＡＴ＆Ｔ＞等の広範囲に市販されている。

基板１（第１図）に、好ましくはＳｉＯｘの絶縁層２が設けられ、該絶縁層２上 に半導体材料、好ましくはシリコンで形成された島３が設けられる。次いで、こ の島３（第２図）を被覆するフォトコーティング又はレジストが設けられる。こ のフォトコーティングの中央部が除去され、該島３の両側面がＳｉｎ、のストリ ップ５として解放される。

選択エツチング、例えばＨＦを含む物質により十分に長い時間を掛けてコーティ ング層４が除去される。その結果、エツチングにより下部にキャビティ７が形成 された、島４のブリッジ部６（第３図）とされる。

次の工程（第４図）において、キャビティ７が存在するため島４の露出部の周囲 、すなわちこの部分の周囲に好ましくは５ｉｎｓで成る絶縁層８が設けられる。

次いで、公知の方法を用いて島４の中央部６の周囲に導電材料、好ましくは多結 晶シリコンの領域９が設けられ（第５図）、該領域９にゲート接触部（図示しな い）を取り付けることができる。公知の方法でソース及びドレーン接触領域１０ 及び１１を配置した後、この電界効果トランジスタのチャンネル領域６の周囲に 非常に薄い絶縁層８を有する、電界効果トランジスタが形成される。

このＳＯＩ技術における欠点は、いわゆる厚膜バック酸化物がないことである。

コンピュータシュミレーションにより、そのような電界効果トランジスタは高照 射レベルで依然としてスイッチオフ状態にすることが可能であるが、公知のＳＯ Ｉ電界効果トランジスタによってはもはや不可能であることが検証された。

更に、種々の計算によりポリシリコンに生じる可能性のあるキャビティがゲート 動作に対し無視できる効果を有することが示された。

硼素注入は島の両側面をドープするために横方向しきい電圧を増大するのに用い ることができる。

本発明のディバイスは単純な市販の３μｍ、１２５ｍｍのプロセスＳＩＭＯＸ基 板を用いて製造することができる。シリコンフィルムの元の厚みは１８０ｎｍで ある。薄いパッド酸化物が成長せしめられ、窒化珪素が付着せしめられる。マス ク処理により、窒化物及びシリコンをエツチングしてアクティブ領域が画定され る。各シリコン島の縁部を丸くするために酸化処理が行なわれ（２００ｎｍ酸化 物）、その後窒化物及びパッド酸化物がストライプ化される。次いで、アクティ ブ領域と複数のゲート層間の特大の交差部に対応する領域を除き、ウェハ全体を レジストで被覆するのにマスク処理が用いられる。これらのウェハはＨＦ緩衝溶 液中に浸漬される。この工程において、各シリコン島の側面上の酸化物及び埋め 込み酸化物がエツチングされ、各シリコン島の中央部の下方にキャビティが形成 される。キャビティのエツチングが一旦完了すると、ＢＨＦから各ウェハが取り 外される。この点に関して、ディバイスはその末端部゛（後でソース及びドレー ンとなる）で支持されるシリコンブリッジのような形態をもって空のキャビティ 上に懸けられる。その後、ゲートの酸化が行なわれる。この工程において、厚み ５０ｎｍのゲート酸化物が露出したシリコン全体（アクティブシリコンの頂部、 底部及び縁部並びにキャビティの底部におけるシリコン基板）を被覆するように 成長する。はぼしきい電圧にて硼素が注入され、ポリシリコンゲート材料が付着 せしめられるとともにｎ型にドープされる。ＬＰＧＶＤポリシリコンとの極めて 良好な一体化性のため、キャビティを被覆するゲート酸化物がポリシリコンで完 全にコーティングされ、その頂部にゲートが形成され、チャンネル領域の頂部、 側面及び底部にゲートが形成される（これをゲート−オール−アラウンド（ＧＡ Ａ）ディバイスという）。次いで、このポリシリコンゲートが通常のりソゲラフ フィー及び異方性プラズマエッチを用いてパターン化される。亜燐酸注入及びそ れに続くアニーリング処理によりソース及びドレーンが形成される。ＣＶＤ酸化 物が付着せしめられ、接触孔が開口される。アルミニュームめっき処理を行い、 この製造工程が完了する。このディバイスの頂部及び底部のポリシリコンゲート 層における著しい粒径の差異はポリシリコンが重量の大きい亜燐酸イオンを注入 してドープされることに起因している。この処理中、ポリシリコンの上部が非晶 化され、次いでドーパント再分配アニーリング処理時（８００℃、８時間）、大 粒径に再結晶化される一方、非晶化されていない底部のポリシリコンは付着され る以前の元の円柱状テキスチャーの形態とされる。ＧＡＡディバイス製造用の公 知のＳｏｌ製造工程に単にリソグラフィ工程及びＢＨＦでのキャビティエツチン グを付加するだけでよいといえる。同様に、ＧＡＡ製造方法はより簡単でありか つ以前に報告したＤＥＬＴＡ製造方法よりも公知のＳＯ■製造方法との互換性が ある。該ＤＥＬＴＡ製造方法においても前後のゲートを設けられるが、そこでは アクティブシリコン島の側面が厚い電界酸化物と接触し、該酸化物は照射時、漏 洩問題を惹起するおそれがある。

第６図および第７図は公知のｎ−チャンネルＳＯＩ　ＭＯＳＦＥＴＴ及びゲート −オール−アラウンドｎ−チャンネルディバイスの出力特性を表す。公知のディ バイスにおけるシリコンの仕上がり厚み寸法は１２５ｎｕｎであるのに対し、Ｇ ＡＡディバイスにおけるシリコンの仕上がり厚み寸法はｌｏｏｎｍである（ＧＡ Ａディバイスはシリコンフィルムの前後の接合面にゲート酸化物を成長させたも のであるからより薄厚となっている）。上記Ｓｏｌ　ＭＯＳＦＥＴＴは部分的に 空乏化されている。両ディバイスは（図示するように）同一の形状寸法（Ｗ／Ｌ ＝３μｍ／３μｍ）を有するが、（シリコンフィルムの頂部及び底部に）２つの チャンネルが存在するため、ＧＡＡディバイスの有効幅寸法は６μｍである。駆 動電流は５ｏｌ）ランジスタよりもＧＡＡディバイスにおいてより高いことが分 かる。勿論、この駆動増大は、有効幅を増大しく３μｍに代えて６μｍとする） かつしきい電圧をより低いものにする（シリコンフィルムがより薄厚でありかつ 頂部及び底部の空乏領域間の相互作用のため、ｖｔｈがＳＯ■ディバイスにおけ る（１．２ｖ）よりもＧＡＡディバイスにおける（０．４５ｖ）はうがより低い ）ことによる。この駆動の増大を完全に説明するためにもう１つの作用効果を考 慮する必要がある。この効果はいわゆる“容積反転”といわれる。第８図に明ら かに見られるように、公知のディバイスの相互コンダクタンスとＧＡＡディバイ スの相互コンダクタンスとが比較される。“５ＯＩＸ２″を付記した付加曲線は ＳＯＩ　ＭＯＳＦＥＴＴの相互コンダクタンスを２倍するとともにしきい電圧の 差値（Ｖｔｈ、５ｏｔ−Ｖｔｈ譲＾Ａ）を左方にシフトさせて２つのチャンネル の存在及びＧＡＡディバイスのより低いしきい電圧を評価するようにしたもので ある。

塗り潰した領域はＧＡＡディバイスの特別駆動域を示し、該領域は上記容積反転 に寄与する。第９図は全ての正のゲート電圧に対しシリコンフィルムの全深さで の電子密度がホール密度よりも十分に大きいことを示している。容積反転の作用 効果は上記しきい値より上方で正しいことが明らかであり、そこでは反転層がシ リコンフィルム全体を横切って分配されるとともに（表面移動度と対比して）バ ルク移動度の効果が感知される。より高いゲート電圧では、依然としてシリコン フィルムの中心部に反転部が存在する一方、キャリアは殆ど界面に近い反転層に 分布する（第１θ図）。その結果、より多くの拡散が生じ、相互コンダクタンス は公知のディバイスの相互コンダクタンスの２倍の大きさに等しい大きさとなる 。表面電位とゲート電圧間の結合度が非常に高いため、室温で６３＋ａＶ　／　 ｄｅｃａｄｅのしきい値以下の傾度が得られる（これに対し部分的に空乏化した 公知のＳｏｌディバイスにおいては１５０　ｍＶ　／　ｄｅｃａｄｅである）（ 第１１図）。ディバイスの測定が液体へリューム温度（４，２ケルビン（Ｋ）） にて公知の方法で行なわれた。室温における場合には、出力特性にどのようなも つれも観察されず、出力特性はフラットなもの（高出力インピーダンス）であっ た。４．２にで、しきい値以下の傾斜度は２４ｍＶ／ｄｅｃａｄｅｓ　シきい電 圧は１．ｌＶであった（これに対し室温で０，４５Ｖであった）（第１１図）。

Ｆｉｇｕｒｅ　Ｏｎ−テｖニアｙｈｖｓＯＩｎＯ５ＦＥＴｔｒ＋　４．力持・１ 生ｙバー）マスク−３μｎゾ３μＩｎ。

Ｆｉｇｕｒｅ７　／−Ｌ−テヤーオｔＬ／ＧＡＡ？／、／ζΔＺのＬ力持・１１ ＣＷ几）２２７　＝３ｇｍ１３μ工ｎ。

シリコン（二児丁３５又と（ｎＩｌｌ）Ｆｉｇｕｒｅ　９　ｄｈ。ゲ−Ｉ−＠Ｅ ＋＝ｉＡＩ６　ｖリコｙ＋ｌ；、１３５にのｎ数。キ、・バー匁り。

シリコツに昂７る深こ　（ｎｍ） Ｆｉｇｕｒｅ　１０　ａ　ｒｚ　／Ｔゲ’−＋ｅ、圧りけσＴるシＩＪＩ：、ｒ ｌコＪ、了３５呆こ、廁ａ、、、也Ｊ五度。

国際調査報告 １ｍ＋、、、ｓ＋−ＡＩｎｌ、＋＋＋＋、＋　ρＣＴ／ＥＰ　９０１０１６４］ 国際調査報告 ＝Ｐ　９０ノ０１６４１ ＳＡ４０２１９

Claims (7)

【特許請求の範囲】
1. １．電界効果トランジスタを製造するにあたり、斗導体基板に絶縁層を設け、 上記絶縁層上に半導体材料で成るチャンネル領域を配置し、上記チャンネル領域 の下方の絶縁材料をエッチングし、上記チャンネル領域の上部及び下部に絶縁層 を設け、上記絶縁チャンネル領域上に半導体ゲート材料を配置し、及び上記チャ ンネル領域の上部にソースおよびドレーン用の端子を配置するとともに上記ゲー ト材料上にゲート用端子を配置する、電界効果トランジスタの製造方法。
2. ２．エッチングがフォトコーティングマスク又はレジストマスクを用いて行なわ れる、第１項記載の製造方法。
3. ３．エッチングがＨＦを用いて乾式で行なわれる、第１項又は第２項記載の製造 方柱。
4. ４．第１項〜第３項のいずれかの方法に基づいて製造される、半導体素子。
5. ５．チャンネルの周囲を絶縁層で取り巻くとともに該絶縁層の周囲を半導体材料 で取り巻いて構成される、半導体素子。
6. ６．ゲート材料が多結晶シリコンである、第５項記載の半導体素子。
7. ７．チャンネルの周囲を取り巻く絶縁材料が厚み１０〜２０ｎｍを有する、第５ 項又は第６項記載の半導体素子。