JPH0450739B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、高集積化した半導体集積回路装置
（以下、ICという。）の製造方法に関する。

高集積化に適した新しい素子分離技術が多く開発
されつつある。その多くのものは、サイド・エツ
チングのほとんどない反応性イオン・エツチング
を利用したものである（日経エレクトロニクス、
1982年３月29日号、p90〜101参照）。

このような素子分離技術自体は、バイポーラ
ICのみならずMOSICにも適用できるが、より深
い分離領域が必要なバイポーラICにおいて特に
その長所を生かすことができる。したがつて以下
においては、バイポーラICを中心にして説明を
進める。

この種の素子分離技術の一つとして、素子分離
領域となるべき部分を削つて溝を形成した後、そ
の溝を多結晶シリコン又はSiO₂などの絶縁材料
を埋込み材料として埋める方法がある。溝部分を
埋込み材料で埋めるについては、溝を形成した半
導体基板の表面全体に埋込み材料を堆積させた
後、表面全体をエツチングすることによつて過剰
な埋込み材料を除去する。

ところで、ICにおいては、トランジスタ等の
各素子のレイアウト上、特にチツプの周辺部など
チツプの選択された部分に、配線部を形成するた
めの広い分離領域をとらざるをえず、それに起因
してその部分の表面平坦化が問題となる。すなわ
ち、深さに比べて幅の狭い分離領域部分について
はそれほど問題はないが、深さに比べて幅の広い
部分については、表面にどうしても大きなくぼみ
が生じてしまうのである。このような表面平坦化
のためのプロセスはかなり複雑であり、そのため
デバイス全体としてのプロセスも複雑となり、製
造面での大きな難点となる。

そこで、そのような難点を解決する手段とし
て、前記溝の幅をリソグラフイの解像力等との関
連でたとえば1.0〜2.5μm程度の範囲でほぼ一定の
細溝を設定する方法が考えられる。これは、埋込
み材料を堆積するためのCVD法では、溝の側面
からも埋込み材料が積もつて行くので、狭い溝は
充填されやすいからである。

ところが一方、電気的分離のための溝幅を一定
にした場合には、配線部を半導体基板の非能動領
域（半導体素子を形成しない領域）上に形成しな
くてはならず、そのよう配線構造では、配線と基
板との間の配線容量が大きくなり、素子特性上、
情報処理時間が遅くなるという問題が発生するこ
とが判明した。

この発明は以上の点を考慮してなされたもので
あり、その目的は、前述した素子分離技術を適用
するに当たり、製造面での難点のみならず、素子
特性上も問題をも解決することにある。すなわ
ち、本発明が解決しようとする課題は、素子分離
を確実に成し、しかも配線容量を低減させた高
速・高集積のバイポーラ素子を含む半導体集積回
路装置の製造方法を提供することにある。

かかる課題を解決するための手段は、 (1) 第１導電型の半導体基板上部に、その基板と
は反対の導電型を示す第２導電型の半導体層を
形成する工程、 (2) 上記半導体層の主面の所望領域に耐酸化性膜
を形成し、その耐酸化性膜が形成されていない
半導体層の主面部を選択酸化することによつて
フイールド酸化膜を形成する工程、しかる後、 (3) 前記フイールド酸化膜が形成された半導体層
の主面の一部に前記半導体基板に到達するその
深さより狭い幅を有する溝を形成する工程、 (4) その溝内における露出する半導体表面を覆う
ように絶縁膜を形成する工程、 (5) 上記絶縁膜が形成された溝内に埋込み材料を
充填させて分離領域を形成する工程、 (6) 上記分離領域で区画された半導体領域にバイ
ポーラ素子を形成する工程、 とから成ることにある。

以下、添付図面を参照しながら、この発明の内
容を明らかにする。

第１図はこの発明をバイポーラICに適用した
一実施例を示す断面図である。

このバイポーラICにおける各構成要素につい
ては、後述する製造方法に関する説明によつて明
らかにするので、ここでは、この発明を概略的に
説明する。

シリコン半導体母体１００は、Ｐ型の半導体基
板２の上にN⁺型の埋込み層５と、さらにN^-型の
エピタキシヤル層９とを有している。素子が形成
されるべき能動領域１にはバイポーラトランジス
タが形成されている。この能動領域は、Ｐ型のベ
ース領域１９、N⁺型のエミツタ領域２１、およ
びN⁺型のコレクタ・コンタクト領域１８を含ん
でいる。ベース領域１９にはアルミニウムの電極
３０がオーミツクコンタクトされ、同様に、エミ
ツタ領域２１にアルミニウム電極３１、コレク
タ・コンタンクト領域１８にアルミニウム電極３
２が、それぞれオーミツクコンタクトされてい
る。そして後述するように、非能動領域６におい
て、厚いシリコン酸化膜７２上にアルミニウムの
配線層３３，３４が形成されている。

この発明に従つて、半導体母体１００の一面
に、半導体母体１００の全体にわたつてその幅が
ほぼ一定に設定された深い溝３を形成し、その溝
３内に多結晶シリコン、又はSiO₂などの絶縁材
料の埋込み材料４を充填することによつて、素子
間の電気的分離をなす。この分離領域は複数の素
子の形成領域を区画している。深い溝３の深さ
は、バイポーラICの場合には少なくとも埋込み
層５を貫くことが必要であり、一般に、その深さ
寸法はその幅寸法よりも大きい。しかし、
MOSICの場合には、素子間の電気的分離ができ
る範囲で溝の深さを浅くすることができる。した
がつて、深い溝３における『深い』の意味は、素
子間の電気的分離をするのに充分な深さをもつて
いるということである。

またこの発明では、トランジスタ等の半導体素
子を形成しない非能動領域６の表面部分に、前記
半導体母体１００の表面自体の選択酸化による厚
い酸化膜（いわゆるフイールド酸化膜）７１，７
２を形成する。この厚い酸化膜７１，７２は、そ
の上に形成されるアルミニウムの配線３３，３４
の浮遊容量を低減するためのものであり、したが
つて、配線の浮遊容量を低減するに足る厚さをも
たせることが少なくとも必要である。この酸化膜
７１，７２の厚さは数百nmから数μmの範囲に選
択される。

なお、上記実施例において、１７は溝部に形成
された薄いシリコン酸化膜、７０はコレクタ・コ
ンタクト領域１８を分離するための厚いシリコン
酸化膜で、他の厚いシリコン酸化膜７１，７２と
同時に形成される。

ところで、このような厚い酸化膜７１，７２は
前記深い溝３を形成する素子間の分離領域８に隣
り合わせになるので、厚い酸化膜７１，７２を深
い溝３を形成する際のマスクとして利用すること
ができる。この点からすると、まず選択酸化によ
つて厚い酸化膜７０，７１，７２を形成し、その
後深い溝３を形成するようにするのが好ましい。

つぎに、第１図に示すバイポーラICを得るの
に好適な製造方法について説明する。

まず、面方位（100）のＰ型Si基板２の表面に
厚さ１〜2μmのN⁺型埋め込み層５を設け、その
上にトランジスタの能動部分となるSiエピタキシ
ヤル層（厚さ１〜2μm）９を形成する。これによ
つて半導体母体１００を得る。ついで、Siエピタ
キシヤル層９の表面を熱酸化して厚さ500〜900Å
程度のSiO₂膜（シリコン酸化膜）１０を形成し、
その上に通常のCVD法によつてSi₃N₄膜１１、さ
らに低圧でのCVD法によつてSiO₂（あるいはリ
ン・シリケート・ガラス）膜１２を順次堆積した
後、通常のホト・エツチングによりSiO₂膜１２
−Si₃N₄膜１１をパターニングして素子間の分離
領域８および非能動領域６、並びにコレクタ・コ
ンタクト分離部１３の窓明けを行なう（第２Ａ
図）。

次に、窓明けした素子間の分離領域８の部分を
Si₃N₄膜（シリコンナイトライド膜）１４によつ
て選択的に覆い、Si₃N₄１４および窓明けしたSi₃
N₄膜１１をマスクとしてSi基板２の表面を選択
酸化することによつて、コレクタ・コンタクト分
離部１３および非能動領域６の各部分に厚さ1μm
程度の厚い酸化膜７０，７１，７２を形成する
（第２Ｂ図）。ここまでの工程で用いるマスクパタ
ーンの要部の一例を第３図に示すが、SiO₂膜１
２−Si₃N₄膜１１の窓明け用のマスクパターン１
５と、Si₃N₄膜１４のエツチング用のマスクパタ
ーン１６との位置合わせについては、マスクパタ
ーン１６の内周辺１６ａをマスクパターン１５の
上にのせるように配置すれば良く、その位置合わ
せは容易である。

こうして選択酸化を終えたら、選択酸化のマス
クとして用いたSi₃N₄膜１４の除去、および下層
のSiO₂膜１０の部分的除去を行なう。Si₃N₄膜１
４については、ドライ・エツチングあるいは熱リ
ン酸によるウエツト・エツチングのいずれを使用
してMOSFETを形成することができる。

本発明によれば、選択酸化による厚い酸化膜を
形成した後に、素子間の分離領域用の深い溝が形
成された方法を採用するので、結晶転移が発生し
にくいという効果がある。すなわち、本発明と逆
に、素子間の分離領域用の深い溝を厚い酸化膜の
形成以前に形成するような構造を採用した場合に
は、深い溝の形成に伴つて発生するストレス（結
晶歪）が蓄積された状態で、厚い選択酸化膜形成
のための高温・長時間の熱処理をすることとなる
ので、結晶転移が極めて発生しやすくなるという
欠点がある。これに対し、本発明によればこの問
題が解消され、耐圧特性や雑音特性などの電気的
特性の優れた集積回路装置を得ることができる。

また、この時、本発明では、深い溝は厚い選択
酸化膜の端部と重ならないように、その厚い選択
酸化膜の端部から離間して形成されるので、結晶
転移が増殖しても活性領域に及びことを防止でき
る。

用いても良いが、下層のSiO₂膜１０の方につ
いては、ドライ・エツチングを用いるのが良い。
Si₃N₄膜１４およびSiO₂膜１０のいずれのエツチ
ングにあつても、何ら新たなマスクを要するもの
ではないが、SiO₂膜１０のエツチング時には、
厚い酸化膜７０，７１，７２をマスクとして利用
するので、それらが過剰に除去されるのを避ける
べきだからである。この一連のエツチング処理に
よつて、Si母体１００の素子間の分離領域８部分
のSiが露出されることになる（第２Ｃ図）。

そこで次は、深い溝３の形成である（第２Ｄ
図）。深い溝３は、埋め込み層５を突き抜けるほ
どの深さにすることが必要である。したがつて、
この深い溝３の形成にはサイド・エツチングがほ
とんどない反応性イオン・エツチングを用いる。
この反応性イオン・エツチングに対してのマスク
性は、Si，Si₃N₄，SiO₂の順で高くなり、Si₃N₄
はSiの10倍程度、SiO₂はSiの20倍程度とすること
ができる。したがつて、そのようなマスク性のち
がいを利用し、前記深い溝３を形成することがで
きる。また、このような深い溝３の形成時、反応
性イオン・エツチングの前にヒドラジン、KOH
等のアルカリ性エツチング液を用いる異方性エツ
チングによつて上部に斜めのエツチング面を形成
したり、あるいは反応性イオン・エツチングの後
で露出面を整面する意味から弗硝酸によるエツチ
ングを付加するのが良い。深い溝３のエツチング
完了時点では、マスクとしてのSi₃N₄膜１１はほ
とんど完全になくすことができる。もちろん、イ
オン・エツチングの選択比、Si₃N₄の膜の膜厚、
エツチング溝の深さによつて、Si₃N₄膜１１を残
すこともできる。

これに続いて、露出した深い溝３の内面に熱酸
化によつて厚さ250〜4000Åのシリコン酸化膜
（SiO₂膜）１７を形成した後、CVD法によつて多
結晶シリコンあるいは、SiO₂などの絶縁材料の
埋込み材料４をSi基板２の表面全体に堆積する
（第２Ｅ図）。この堆積量は、少なくとも溝３の深
さを越えるだけは必要である。

次に、堆積した埋込み材料４をプラズマ・エツ
チング等の等方性エツチングによつて除去し、Si
母体１００の表面を平坦化することによつてアイ
ソレーシヨン工程を終える。この場合、深い溝３
の幅をSi母体１００の全面にわたつて一定にして
いるので、堆積した埋込み材料４の表面は堆積後
においてほぼ平坦であり、上の表面平坦化処理は
大幅に簡略化される。なお場合によつては、堆積
した埋込み材料４の上にレジストあるいはSOG
（スピン・オン・グラス）を塗布してから、前記
等方性エツチングによつて表面の平坦化をなすの
が良い。そうすれば、表面の平坦化をより有効に
行なうことができる（第２Ｆ図）。

アイソレーシヨン工程後は、第２Ｆ図に示すよ
うに、公知の方法によつてエピタキシヤル層９に
N⁺型のコレクタ・コンタクト部分１８およびＰ
型のベース領域１９を形成した後、表面にシリコ
ン酸化膜などのパツシベーシヨン膜２０を形成
し、さらにN⁺のエミツタ領域２１を形成する。
しかる後、第１図に示すように、アルミニウムの
各電極３０，３１，３２および配線３３，３４を
設けて、バイポーラICを完成する。

このように、以上説明したバイポーラICでは、
コレクタ・コンタクト部分１８とベース領域１９
との境目部分に、コレクタ・コンタクト分離部１
３を設けているので、耐圧を充分に向上させるこ
とができる。この場合、図示例では、コレクタ・
コンタクト分離部１３を、Si母体１００の表面自
体の選択酸化による酸化膜７０によつて構成して
いるので、酸化膜７０自体は、配線容量低減のた
めの厚い酸化膜７１，７２と同時に形成すること
ができる。

しかし、コレクタ・コンタクト分離部１３につ
いては、素子間の分離領域８と同様、溝の中に埋
込み材料を埋め込む構成にすることもできる。す
なわち、本発明によれば、選択酸化によるフイー
ルド酸化膜を先行することで、素子分離（アイソ
レーシヨン）のための溝形成の自由度が増し、溝
分離の長所（占有面積が縮小されることによる素
子の高集積化）が活かされるという効果をもたら
す。

また、この発明はバイポーラIC、特にPROM
やRAMなどのバイポーラメモリに適用すること
によつて大きな効果を得ることができるが、
MOSIC等にも適用することができる。MOSICに
適用する場合はＰ型又はＮ型の半導体母体を 以上のように、この発明にあつては、素子間の
分離領域８における深い溝３の幅寸法を半導体母
体１００の全体にわたつてほぼ一定しているの
で、埋込み材料４の表面平坦化のプロセスを大幅
に簡略化することができ、しかもまた、半導体素
子を形成しない非能動領域６の表面部分に、半導
体母体１００の表面自体の選択酸化による厚い酸
化膜７を形成しているので、非能動領域６の上を
走る配線と基板２との間の配線容量を小さくする
ことができるという優れた効果を得ることができ
る。

また、選択酸化技術によつて厚い酸化膜７０，
７１，７２をまず形成し、その後、この厚い酸化
膜７０，７１，７２をマスクの一部として、前記
深い溝３を形成するという製造方法にあつては、
マスク合わせ等の製造面で大きな効果を得ること
ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すバイポーラ
ICの断面図、第２Ａ〜第２Ｆ図は第１図に示す
バイポーラICの製造方法を示す工程図、第３図
は素子製造に用いるマスクパターンの一例を示す
図である。 １００……半導体母体、２……半導体基板、３
……深い溝、４……誘電体材料、６……非能動領
域、７０，７１，７２……厚い酸化膜、８……素
子間の分離領域、１３……コレクタ・コンタクト
分離部。

Claims (1)

1. 【特許請求の範囲】 １ (1) 第１導電型の半導体基板上部に、その基
   板とは反対の導電型を示す第２導電型の半導体
   層を形成する工程、 (2) 上記半導体層の主面の所望領域に耐酸化性膜
   を形成し、その耐酸化性膜が形成されていない
   半導体層の主面部を選択酸化することによつて
   フイールド酸化膜を形成する工程、しかる後、 (3) 前記フイールド酸化膜が形成された半導体層
   の主面の一部に前記半導体基板に到達するその
   深さより狭い幅を有する溝を形成する工程、 (4) その溝内における露出する半導体表面を覆う
   ように絶縁膜を形成する工程、 (5) 上記絶縁膜が形成された溝内に埋込み材料を
   充填させて分離領域を形成する工程、 (6) 上記分離領域で区画された半導体領域にバイ
   ポーラ素子を形成する工程、 とから成ることを特徴とする半導体集積回路装置
   の製造方法。 ２ 工程(2)の前記フイールド酸化膜形成時に、バ
   イポーラ素子のベース領域とコレクタコンタクト
   領域とを区分けする選択酸化膜を同時に形成する
   ことを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置の製造方法。 ３ 前記埋込み材料は多結晶シリコンから成るこ
   とを特徴とする特許請求の範囲第１項記載の半導
   体集積回路装置の製造方法。 ４ 工程(4)の絶縁膜形成は、その溝内における露
   出した半導体表面を熱酸化することから成ること
   を特徴とする特許請求の範囲第１項記載の半導体
   集積回路装置の製造方法。