JPH05235157A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05235157A JPH05235157A JP4038299A JP3829992A JPH05235157A JP H05235157 A JPH05235157 A JP H05235157A JP 4038299 A JP4038299 A JP 4038299A JP 3829992 A JP3829992 A JP 3829992A JP H05235157 A JPH05235157 A JP H05235157A
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Abstract
(57)【要約】
【目的】 分離絶縁膜の形成方法に関し，厚膜化しても
段差がなく且つバーズビークの発生をなくしデバイスの
微細化と高速化をはかることを目的とする。 【構成】 フィールド領域に分離絶縁膜を形成する方法
であって，半導体基板１上に耐研磨膜２を被着し, 幅の
異なる複数の該フィールド領域の該耐研磨膜および該基
板をエッチングして該基板に溝を形成する工程と, 該基
板上にスピンオングラス(SOG) 膜３を回転塗布して幅の
狭いフィールド領域の溝を完全に埋め込む工程と, 幅の
広いフィールド領域における膜厚が溝の深さと同じ程度
になる厚さで絶縁膜４を該基板上に堆積する工程と, 該
耐研磨膜２をストッパにして該絶縁膜４をポリッシング
し，次いで該耐研磨膜２を除去し，露出した該半導体基
板に素子形成する工程を有する半導体装置の製造方法に
より達成される。Ｘように構成する。
段差がなく且つバーズビークの発生をなくしデバイスの
微細化と高速化をはかることを目的とする。 【構成】 フィールド領域に分離絶縁膜を形成する方法
であって，半導体基板１上に耐研磨膜２を被着し, 幅の
異なる複数の該フィールド領域の該耐研磨膜および該基
板をエッチングして該基板に溝を形成する工程と, 該基
板上にスピンオングラス(SOG) 膜３を回転塗布して幅の
狭いフィールド領域の溝を完全に埋め込む工程と, 幅の
広いフィールド領域における膜厚が溝の深さと同じ程度
になる厚さで絶縁膜４を該基板上に堆積する工程と, 該
耐研磨膜２をストッパにして該絶縁膜４をポリッシング
し，次いで該耐研磨膜２を除去し，露出した該半導体基
板に素子形成する工程を有する半導体装置の製造方法に
より達成される。Ｘように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特にフィールド領域に分離絶縁膜を形成する方法
に関する。
係り，特にフィールド領域に分離絶縁膜を形成する方法
に関する。
【０００２】近年，半導体装置の高速化，高集積化に伴
いパターンのスケールダウンが進められ，素子分離絶縁
膜の平坦化や，選択酸化(LOCOS) 法による素子分離絶縁
膜形成の際に発生するバーズビークに起因する寄生容量
の増加を抑制すること等が要求されている。
いパターンのスケールダウンが進められ，素子分離絶縁
膜の平坦化や，選択酸化(LOCOS) 法による素子分離絶縁
膜形成の際に発生するバーズビークに起因する寄生容量
の増加を抑制すること等が要求されている。
【０００３】
【従来の技術】従来の素子分離技術は, 選択酸化法によ
る素子分離絶縁膜の形成が主流であった。この方法は周
知のようにシリコン(Si)基板上の素子分離絶縁膜を形成
しない領域上に薄い下地酸化膜を介して窒化シリコン(S
i3N4) からなる耐酸化膜を形成し，基板を熱酸化して耐
酸化膜の周囲に分離絶縁膜を形成するものである。
る素子分離絶縁膜の形成が主流であった。この方法は周
知のようにシリコン(Si)基板上の素子分離絶縁膜を形成
しない領域上に薄い下地酸化膜を介して窒化シリコン(S
i3N4) からなる耐酸化膜を形成し，基板を熱酸化して耐
酸化膜の周囲に分離絶縁膜を形成するものである。
【０００４】熱酸化の際に，薄い下地酸化膜に沿って耐
酸化膜の端からその下にバーズビークと呼ばれる鳥の嘴
状に延びた酸化膜が形成される。
酸化膜の端からその下にバーズビークと呼ばれる鳥の嘴
状に延びた酸化膜が形成される。
【０００５】
【発明が解決しようとする課題】従来の選択酸化法によ
る素子分離技術では，素子分離絶縁膜とSi基板間の段差
による上層配線や上層絶縁膜の段差被覆不良に起因する
信頼性の低下, およびバーズビークによる素子領域の減
少と寄生容量の増加に伴う動作速度の低減等の問題があ
った。
る素子分離技術では，素子分離絶縁膜とSi基板間の段差
による上層配線や上層絶縁膜の段差被覆不良に起因する
信頼性の低下, およびバーズビークによる素子領域の減
少と寄生容量の増加に伴う動作速度の低減等の問題があ
った。
【０００６】本発明は厚膜化しても段差がなく且つバー
ズビークの発生がない分離絶縁膜を形成し, 半導体装置
の微細化と高速化をはかることを目的とする。
ズビークの発生がない分離絶縁膜を形成し, 半導体装置
の微細化と高速化をはかることを目的とする。
【０００７】
【課題を解決するための手段】上記課題の解決は，フィ
ールド領域に分離絶縁膜を形成する方法であって，半導
体基板１上に耐研磨膜２を被着し, 幅の異なる複数の該
フィールド領域の該耐研磨膜および該基板をエッチング
して該基板に溝を形成する工程と, 該基板上にスピンオ
ングラス(SOG) 膜３を回転塗布して幅の狭いフィールド
領域の溝を完全に埋め込む工程と, 幅の広いフィールド
領域における膜厚が溝の深さと同じ程度になる厚さで絶
縁膜４を該基板上に堆積する工程と, 該耐研磨膜をスト
ッパにして該絶縁膜をポリッシングし，次いで該耐研磨
膜２を除去し，露出した該半導体基板に素子形成する工
程を有する半導体装置の製造方法により達成される。
ールド領域に分離絶縁膜を形成する方法であって，半導
体基板１上に耐研磨膜２を被着し, 幅の異なる複数の該
フィールド領域の該耐研磨膜および該基板をエッチング
して該基板に溝を形成する工程と, 該基板上にスピンオ
ングラス(SOG) 膜３を回転塗布して幅の狭いフィールド
領域の溝を完全に埋め込む工程と, 幅の広いフィールド
領域における膜厚が溝の深さと同じ程度になる厚さで絶
縁膜４を該基板上に堆積する工程と, 該耐研磨膜をスト
ッパにして該絶縁膜をポリッシングし，次いで該耐研磨
膜２を除去し，露出した該半導体基板に素子形成する工
程を有する半導体装置の製造方法により達成される。
【０００８】
【作用】本発明では, 分離膜形成領域（フィールド領
域）に予め溝を形成し，素子内の分離絶縁膜形成用の狭
い溝はスピンオングラス(SOG) 膜を塗布して埋込み, さ
らに広い溝は気相成長(CVD) による二酸化シリコン(SiO
2)膜で埋込み, CVD SiO2膜をポリッシングして平坦化し
ている。
域）に予め溝を形成し，素子内の分離絶縁膜形成用の狭
い溝はスピンオングラス(SOG) 膜を塗布して埋込み, さ
らに広い溝は気相成長(CVD) による二酸化シリコン(SiO
2)膜で埋込み, CVD SiO2膜をポリッシングして平坦化し
ている。
【０００９】図１(A) 〜(D) は本発明の原理説明図であ
る。図１(A) において, Si基板１上に耐研磨膜としてSi
3N4 膜２を成長し, ドライエッチングによりフィールド
領域に溝を形成する。
る。図１(A) において, Si基板１上に耐研磨膜としてSi
3N4 膜２を成長し, ドライエッチングによりフィールド
領域に溝を形成する。
【００１０】図１(B) にいて，基板上にSOG 膜３を密パ
ターン埋めつくす膜厚で回転塗布する。図１(C) におい
て，フィールド領域における膜厚がSi3N4 膜２と同じレ
ベルになる厚さでCVD SiO2膜４を堆積する。
ターン埋めつくす膜厚で回転塗布する。図１(C) におい
て，フィールド領域における膜厚がSi3N4 膜２と同じレ
ベルになる厚さでCVD SiO2膜４を堆積する。
【００１１】図１(D) において，Si3N4 膜２をストッパ
にしてCVD SiO2膜４をポリッシングする。Si3N4 膜２を
除去し露出したSi基板１内に素子形成する。上記の方法
によると分離絶縁膜はその膜厚は溝の深さで決まり且つ
狭いフィールド領域はSOG 膜３で完全に埋め込んで形成
され, 広いフィールド領域はCVD SiO2膜４の堆積とポリ
ッシバックによるため，基板表面は平坦化され，またフ
ィールド領域に埋め込まれた絶縁膜は熱酸化によるもの
でないためバーズビークの発生はない。
にしてCVD SiO2膜４をポリッシングする。Si3N4 膜２を
除去し露出したSi基板１内に素子形成する。上記の方法
によると分離絶縁膜はその膜厚は溝の深さで決まり且つ
狭いフィールド領域はSOG 膜３で完全に埋め込んで形成
され, 広いフィールド領域はCVD SiO2膜４の堆積とポリ
ッシバックによるため，基板表面は平坦化され，またフ
ィールド領域に埋め込まれた絶縁膜は熱酸化によるもの
でないためバーズビークの発生はない。
【００１２】この際，絶縁膜の溝への埋め込みを２段に
行うのは，狭い溝を完全に埋め込むためには回転塗布に
よるSOG 膜が極めて有効であり, さらに基板の露出面を
熱酸化しておくと完全な埋め込みができる。また，広い
溝は堆積とポリッシバックによる手法によっている。
行うのは，狭い溝を完全に埋め込むためには回転塗布に
よるSOG 膜が極めて有効であり, さらに基板の露出面を
熱酸化しておくと完全な埋め込みができる。また，広い
溝は堆積とポリッシバックによる手法によっている。
【００１３】
【実施例】図２(A) 〜(D) は本発明の実施例を説明する
断面図である。この例では，バイポーラ素子の形成につ
いて説明する。
断面図である。この例では，バイポーラ素子の形成につ
いて説明する。
【００１４】図２(A) において，11は比抵抗15Ωcm, 面
指数(100) のｐ型Si基板, 12は埋込層, 13はエピタキシ
ャルSi層, 14はSi3N4 膜とSi基板間の歪み緩和用のバッ
ファとなる下地酸化膜で厚さ100 Åの熱酸化SiO2膜, 15
はポリッシングのストッパ膜（耐研磨膜）で厚さ2000Å
のCVD Si3N4 膜である。
指数(100) のｐ型Si基板, 12は埋込層, 13はエピタキシ
ャルSi層, 14はSi3N4 膜とSi基板間の歪み緩和用のバッ
ファとなる下地酸化膜で厚さ100 Åの熱酸化SiO2膜, 15
はポリッシングのストッパ膜（耐研磨膜）で厚さ2000Å
のCVD Si3N4 膜である。
【００１５】通常のバイポーラプロセスにより図示の層
構造を形成する。図２(B) において，異方性エッチング
によりSi3N4 膜15およびSiO2膜14をパターニングして,
フィールド領域のこれらの膜を除去する。
構造を形成する。図２(B) において，異方性エッチング
によりSi3N4 膜15およびSiO2膜14をパターニングして,
フィールド領域のこれらの膜を除去する。
【００１６】Si3N4 およびSiO2のエッチング条件 (Si3N
4 ，SiO2共通) の一例は次の通りである。 反応ガス： CF4＋CHF3 ガス圧力： 0.2 Torr RF 電力： 450 W 次いで, 異方性エッチングによりフィールド領域のエピ
タキシャルSi層13をエッチングし, 深さ0.6 〜1.0 μｍ
の溝を形成する。
4 ，SiO2共通) の一例は次の通りである。 反応ガス： CF4＋CHF3 ガス圧力： 0.2 Torr RF 電力： 450 W 次いで, 異方性エッチングによりフィールド領域のエピ
タキシャルSi層13をエッチングし, 深さ0.6 〜1.0 μｍ
の溝を形成する。
【００１７】Siのエッチング条件の一例は次の通りであ
る。 反応ガス： SiCl4＋SF6 ＋N2 ガス圧力： 0.1 Torr RF 電力： 450 W 次いで，Siの異方性エッチングの際の損傷層を除去する
ため, Siのウエットエッチングを行う(500〜1000Å程
度) 。この際のエッチャントは例えば, 硝酸とフッ化水
素酸アンモニウムの混合液を用いる。
る。 反応ガス： SiCl4＋SF6 ＋N2 ガス圧力： 0.1 Torr RF 電力： 450 W 次いで，Siの異方性エッチングの際の損傷層を除去する
ため, Siのウエットエッチングを行う(500〜1000Å程
度) 。この際のエッチャントは例えば, 硝酸とフッ化水
素酸アンモニウムの混合液を用いる。
【００１８】図２(C) において，Siの露出面に熱酸化Si
O2膜16を形成し，狭いフィールド領域を埋め込む程度の
厚さにSOG 膜17を塗布する（広いフィールド領域上で
0.1〜0.3 μｍ) 。その上にCVD SiO2膜18を厚さ 0.5〜
1.1 μｍ堆積する。
O2膜16を形成し，狭いフィールド領域を埋め込む程度の
厚さにSOG 膜17を塗布する（広いフィールド領域上で
0.1〜0.3 μｍ) 。その上にCVD SiO2膜18を厚さ 0.5〜
1.1 μｍ堆積する。
【００１９】図２(D) において，Si3N4 膜15をストッパ
にしてCVD SiO2膜18をポリッシングして基板表面を平坦
化し，Si3N4 膜15を除去する。図３は実施例の素子分離
を用いて形成したバイポーラトランジスタの断面図であ
る。
にしてCVD SiO2膜18をポリッシングして基板表面を平坦
化し，Si3N4 膜15を除去する。図３は実施例の素子分離
を用いて形成したバイポーラトランジスタの断面図であ
る。
【００２０】図において，19はｐ型ベース領域, 20はｎ
型エミッタ領域, 21はトランジスタ間を分離するトレン
チ分離絶縁膜, 22はチャネルカット拡散層, 23は層間絶
縁膜, 24はベース引き出し用ポリッシング膜, 25はエミ
ッタ電極, 26はベース電極,27はコレクタ電極である。
型エミッタ領域, 21はトランジスタ間を分離するトレン
チ分離絶縁膜, 22はチャネルカット拡散層, 23は層間絶
縁膜, 24はベース引き出し用ポリッシング膜, 25はエミ
ッタ電極, 26はベース電極,27はコレクタ電極である。
【００２１】ここで, SOG 膜17が埋め込まれた狭いフィ
ールド領域はトランジスタの活性領域と n+ 型コレクタ
コンタクト領域間に相当する。またSOG 膜17とCVD SiO2
膜18が埋め込まれた広いフィールド領域は素子（トラン
ジスタ）間を分離するトレンチ分離絶縁膜21上の領域に
相当する。
ールド領域はトランジスタの活性領域と n+ 型コレクタ
コンタクト領域間に相当する。またSOG 膜17とCVD SiO2
膜18が埋め込まれた広いフィールド領域は素子（トラン
ジスタ）間を分離するトレンチ分離絶縁膜21上の領域に
相当する。
【００２２】
【発明の効果】本発明により, 厚膜化しても段差がなく
且つバーズビークの発生がない素子分離絶縁膜が形成で
き, 半導体装置の微細化と高速化に寄与することができ
た。
且つバーズビークの発生がない素子分離絶縁膜が形成で
き, 半導体装置の微細化と高速化に寄与することができ
た。
【図１】 本発明の原理説明図
【図２】 本発明の実施例を説明する断面図
【図３】 実施例の素子分離を用いた断面図 １ 半導体基板でSi基板， ２ 耐研磨膜でSi3N4 膜 ３ SOG 膜 ４ 絶縁膜でCVD SiO2膜 11 ｐ型Si基板 12 埋込層 13 エピタキシャルSi層 14 下地酸化膜で熱酸化SiO2膜 15 耐研磨膜でSi3N4 膜 16 熱酸化SiO2膜 17 SOG 膜 18 絶縁膜でCVD SiO2膜 19 ベース領域 20 エミッタ領域 21 トランジスタ間を分離するトレンチ分離絶縁膜 22 チャネルカット拡散層 23 層間絶縁膜 24 ベース引き出し用ポリッシング膜 25 エミッタ電極 26 ベース電極 27 コレクタ電極
Claims (1)
- 【請求項１】 フィールド領域に分離絶縁膜を形成する
方法であって， 半導体基板(1) 上に耐研磨膜(2) を被着し, 幅の異なる
複数の該フィールド領域の該耐研磨膜および該基板をエ
ッチングして該基板に溝を形成する工程と, 該基板上にスピンオングラス(SOG) 膜(3）を回転塗布し
て幅の狭いフィールド領域の溝を完全に埋め込む工程
と, 幅の広いフィールド領域における膜厚が溝の深さと同じ
程度になる厚さで絶縁膜(4）を該基板上に堆積する工程
と, 該耐研磨膜をストッパにして該絶縁膜をポリッシング
し，次いで該耐研磨膜を除去し，露出した該半導体基板
に素子形成する工程を有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038299A JPH05235157A (ja) | 1992-02-26 | 1992-02-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038299A JPH05235157A (ja) | 1992-02-26 | 1992-02-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235157A true JPH05235157A (ja) | 1993-09-10 |
Family
ID=12521433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4038299A Withdrawn JPH05235157A (ja) | 1992-02-26 | 1992-02-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235157A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07201979A (ja) * | 1993-12-23 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | 半導体デバイスおよび集積回路デバイスの形成方法 |
| US6693008B1 (en) | 2000-01-20 | 2004-02-17 | Renesas Technology Corporation | Method of manufacturing a semiconductor integrated circuit device and a semiconductor integrated circuit device |
| KR20040050512A (ko) * | 2002-12-10 | 2004-06-16 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
-
1992
- 1992-02-26 JP JP4038299A patent/JPH05235157A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07201979A (ja) * | 1993-12-23 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | 半導体デバイスおよび集積回路デバイスの形成方法 |
| US6693008B1 (en) | 2000-01-20 | 2004-02-17 | Renesas Technology Corporation | Method of manufacturing a semiconductor integrated circuit device and a semiconductor integrated circuit device |
| US7060589B2 (en) | 2000-01-20 | 2006-06-13 | Hitachi, Ltd. | Method for manufacturing a semiconductor integrated circuit device that includes covering the bottom of an isolation trench with spin-on glass and etching back the spin-on glass to a predetermined depth |
| US7074691B2 (en) | 2000-01-20 | 2006-07-11 | Hitachi, Ltd. | Method of manufacturing a semiconductor integrated circuit device that includes forming dummy patterns in an isolation region prior to filling with insulating material |
| US7208391B2 (en) | 2000-01-20 | 2007-04-24 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device that includes forming an isolation trench around active regions and filling the trench with two insulating films |
| KR20040050512A (ko) * | 2002-12-10 | 2004-06-16 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |