JPH0451094B2 - - Google Patents
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- JPH0451094B2 JPH0451094B2 JP59164656A JP16465684A JPH0451094B2 JP H0451094 B2 JPH0451094 B2 JP H0451094B2 JP 59164656 A JP59164656 A JP 59164656A JP 16465684 A JP16465684 A JP 16465684A JP H0451094 B2 JPH0451094 B2 JP H0451094B2
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- JP
- Japan
- Prior art keywords
- transistor
- base
- differential circuit
- signal
- transistors
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- Amplitude Modulation (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、全帰還形の二重平衡形差動増幅回
路を以て構成された信号切換回路の改良に関す
る。
路を以て構成された信号切換回路の改良に関す
る。
従来の技術
全帰還形の二重平衡形差動増幅回路で構成され
る信号切換回路は、第３図に示すように、第１お
よび第２の差動回路２，４に対して第３の差動回
路６を設置したものである。
る信号切換回路は、第３図に示すように、第１お
よび第２の差動回路２，４に対して第３の差動回
路６を設置したものである。
第１の差動回路２は、トランジスタ８，１０で
構成され、第２の差動回路４はトランジスタ１
２，１４で構成され、また、第３の差動回路６は
トランジスタ１６，１８で構成されている。抵抗
２０は第１および第２の差動回路２，４の負荷抵
抗であり、各差動回路２，４，６には定電流源２
２から動作電流が与えられる。
構成され、第２の差動回路４はトランジスタ１
２，１４で構成され、また、第３の差動回路６は
トランジスタ１６，１８で構成されている。抵抗
２０は第１および第２の差動回路２，４の負荷抵
抗であり、各差動回路２，４，６には定電流源２
２から動作電流が与えられる。
入力端子２４には第１の信号、入力端子２６に
は第２の信号が与えられ、トランジスタ１６，１
８のベースには図示してない制御回路から切換信
号が与えられ、選択された信号は出力端子２８か
ら取り出される。
は第２の信号が与えられ、トランジスタ１６，１
８のベースには図示してない制御回路から切換信
号が与えられ、選択された信号は出力端子２８か
ら取り出される。
すなわち、トランジスタ１６のベース電位がト
ランジスタ１８のベース電位より高い場合、第１
の差動回路２に動作電流が流れるため、入力端子
２４に加えられた第１の信号が選択されて出力端
子２８に現れる。また、トランジスタ１８のベー
ス電位が、トランジスタ１６のベース電位より高
い場合、第２の差動回路４に動作電流が流れるた
め、入力端子２６に加えられた第２の信号が選択
されて出力端子２８に現れる。
ランジスタ１８のベース電位より高い場合、第１
の差動回路２に動作電流が流れるため、入力端子
２４に加えられた第１の信号が選択されて出力端
子２８に現れる。また、トランジスタ１８のベー
ス電位が、トランジスタ１６のベース電位より高
い場合、第２の差動回路４に動作電流が流れるた
め、入力端子２６に加えられた第２の信号が選択
されて出力端子２８に現れる。
第４図のＡはトランジスタ１８のベースに加え
られる切換信号、第４図のＢはトランジスタ１６
のベースに加えられる切換信号である。
られる切換信号、第４図のＢはトランジスタ１６
のベースに加えられる切換信号である。
発明が解決しようとする問題点
この信号切換えを高速度で行う場合、トランジ
スタ１６，１８のベース・コレクタ間に容量CBC
が存在するため、第４図のＣに示すように、信号
切換えに伴う不要な切換えパルスC0が発生する。
スタ１６，１８のベース・コレクタ間に容量CBC
が存在するため、第４図のＣに示すように、信号
切換えに伴う不要な切換えパルスC0が発生する。
そこで、この発明は、このような信号切換えに
伴う信号出力に不要な切換えパルスの発生を抑制
した信号切換回路の提供を目的とする。
伴う信号出力に不要な切換えパルスの発生を抑制
した信号切換回路の提供を目的とする。
問題点を解決するための手段
この発明の信号切換回路は、エミツタを共通に
した第１および第２のトランジスタ４６，４８を
備え、前記第２のトランジスタのベース・コレク
タが共通にされているとともに、そのベース・コ
レクタと電源側との間に第１の抵抗５８が接続さ
れ、かつ、前記第１のトランジスタのベースに選
択すべき第１の信号が加えられ、前記第２のトラ
ンジスタのベース・コレクタ側から出力が取り出
される第１の差動回路３２と、エミツタを共通に
した第３および第４のトランジスタ５０，５２を
備え、前記第３のトランジスタのベース・コレク
タを共通にするとともに、前記第２のトランジス
タのベース・コレクタに共通に接続され、かつ、
第４のトランジスタのベースに選択すべき第２の
信号が加えられ、前記第３のトランジスタのベー
ス・コレクタ側から出力が取り出される第２の差
動回路３４と、前記第１の差動回路に対応した第
５のトランジスタ５４、前記第２の差動回路に対
応した第６のトランジスタ５６の各エミツタを共
通に接続し、そのベースに前記第５および第６の
トランジスタを選択的に導通状態にするための切
換信号が加えられる第３の差動回路３６と、この
第３の差動回路の前記第５のトランジスタと前記
第１の差動回路との間に前記第５のトランジスタ
側に第２の抵抗４２を介して接続され、ベースに
一定の直流電圧が加えられる第７のトランジスタ
３８と、前記第３の差動回路の前記第６のトラン
ジスタと前記第２の差動回路との間に前記第６の
トランジスタ側に第３の抵抗４４を介して接続さ
れ、ベースに前記第７のトランジスタと共通に一
定の直流電圧が加えられる第８のトランジスタ４
０とを備えたものである。
した第１および第２のトランジスタ４６，４８を
備え、前記第２のトランジスタのベース・コレク
タが共通にされているとともに、そのベース・コ
レクタと電源側との間に第１の抵抗５８が接続さ
れ、かつ、前記第１のトランジスタのベースに選
択すべき第１の信号が加えられ、前記第２のトラ
ンジスタのベース・コレクタ側から出力が取り出
される第１の差動回路３２と、エミツタを共通に
した第３および第４のトランジスタ５０，５２を
備え、前記第３のトランジスタのベース・コレク
タを共通にするとともに、前記第２のトランジス
タのベース・コレクタに共通に接続され、かつ、
第４のトランジスタのベースに選択すべき第２の
信号が加えられ、前記第３のトランジスタのベー
ス・コレクタ側から出力が取り出される第２の差
動回路３４と、前記第１の差動回路に対応した第
５のトランジスタ５４、前記第２の差動回路に対
応した第６のトランジスタ５６の各エミツタを共
通に接続し、そのベースに前記第５および第６の
トランジスタを選択的に導通状態にするための切
換信号が加えられる第３の差動回路３６と、この
第３の差動回路の前記第５のトランジスタと前記
第１の差動回路との間に前記第５のトランジスタ
側に第２の抵抗４２を介して接続され、ベースに
一定の直流電圧が加えられる第７のトランジスタ
３８と、前記第３の差動回路の前記第６のトラン
ジスタと前記第２の差動回路との間に前記第６の
トランジスタ側に第３の抵抗４４を介して接続さ
れ、ベースに前記第７のトランジスタと共通に一
定の直流電圧が加えられる第８のトランジスタ４
０とを備えたものである。
作 用
第１および第２の差動回路と、第３の差動回路
との間に定電流源を設置し、第３の差動回路を構
成するトランジスタに対して定電流を流し込み、
かつ、トランジスタのベース・コレクタ間の容量
に直列に抵抗が接続されたことにより、容量に流
れる電流変化が抑制される。
との間に定電流源を設置し、第３の差動回路を構
成するトランジスタに対して定電流を流し込み、
かつ、トランジスタのベース・コレクタ間の容量
に直列に抵抗が接続されたことにより、容量に流
れる電流変化が抑制される。
実施例
以下、この発明を図面に示した実施例を参照し
て詳細に説明する。
て詳細に説明する。
第１図はこの発明の信号切換回路の実施例を示
している。
している。
第１および第２の差動回路３２，３４に対して
第３の差動回路３６が設置され、第１および第２
の差動回路３２，３４と第３の差動回路３６との
間の電流経路に、定電流源としての第７および第
８のトランジスタとしてのトランジスタ３８，４
０および抵抗４２，４４が直列に接続されて設置
されている。
第３の差動回路３６が設置され、第１および第２
の差動回路３２，３４と第３の差動回路３６との
間の電流経路に、定電流源としての第７および第
８のトランジスタとしてのトランジスタ３８，４
０および抵抗４２，４４が直列に接続されて設置
されている。
すなわち、第１の差動回路３２はエミツタを共
通にした第１および第２のトランジスタとしての
トランジスタ４６，４８、第２の差動回路３４は
エミツタを共通にした第３および第４のトランジ
スタとしてのトランジスタ５０，５２、また、第
３の差動回路３６はエミツタを共通にした第５お
よび第６のトランジスタとしてのトランジスタ５
４，５６でそれぞれ構成され、トランジスタ５
４，５６のエミツタは接地点（GND）に接続さ
れている。第１の抵抗としての抵抗５８は、第１
および第２の差動回路３２，３４の負荷抵抗であ
る。
通にした第１および第２のトランジスタとしての
トランジスタ４６，４８、第２の差動回路３４は
エミツタを共通にした第３および第４のトランジ
スタとしてのトランジスタ５０，５２、また、第
３の差動回路３６はエミツタを共通にした第５お
よび第６のトランジスタとしてのトランジスタ５
４，５６でそれぞれ構成され、トランジスタ５
４，５６のエミツタは接地点（GND）に接続さ
れている。第１の抵抗としての抵抗５８は、第１
および第２の差動回路３２，３４の負荷抵抗であ
る。
また、トランジスタ３８，４０のベースには、
電圧源６０から加えられる直流電圧によつてバイ
アスが与えられ、第２および第３の抵抗としての
抵抗４２，４４およびトランジスタ５４，５６と
あいまつて、一定の定電流を発生するようになつ
ている。
電圧源６０から加えられる直流電圧によつてバイ
アスが与えられ、第２および第３の抵抗としての
抵抗４２，４４およびトランジスタ５４，５６と
あいまつて、一定の定電流を発生するようになつ
ている。
そして、入力端子６２，６４には、第１および
第２の信号が加えられ、トランジスタ５４，５６
のベースには、切換え信号が与えられ、選択され
た信号は、出力端子６６から取り出されるように
なつている。
第２の信号が加えられ、トランジスタ５４，５６
のベースには、切換え信号が与えられ、選択され
た信号は、出力端子６６から取り出されるように
なつている。
以上の構成に基づき、その動作を第２図を参照
して説明する。
して説明する。
トランジスタ４６，４８またはトランジスタ５
０，５２に流れる電流をＩとすると、トランジス
タ３８またはトランジスタ４０には2Iの動作電流
が流れるように回路条件を設定する。
０，５２に流れる電流をＩとすると、トランジス
タ３８またはトランジスタ４０には2Iの動作電流
が流れるように回路条件を設定する。
この場合、トランジスタ４６，４８またはトラ
ンジスタ５０，５２に流れる動作電流はトランジ
スタ３８，６０、抵抗４２，４４およびトランジ
スタ５４，５６で設定される。
ンジスタ５０，５２に流れる動作電流はトランジ
スタ３８，６０、抵抗４２，４４およびトランジ
スタ５４，５６で設定される。
今、仮に、トランジスタ５４あるいはトランジ
スタ５６のベースに、トランジスタ５４あるいは
トランジスタ５６が十分に導通するような電圧が
印加されているとき、動作電流2Iは、 2I＝｛VB−VBE−VCE(SAT)｝／Ｒ で与えられる。ここで、Ｒは抵抗４２または抵抗
４４の抵抗値、VBEはトランジスタ３８またはト
ランジスタ４０のエミツタ・ベース間電圧、
VCE(SAT)はトランジスタ５４またはトランジスタ
５６のコレクタ・エミツタ間飽和電圧である。
スタ５６のベースに、トランジスタ５４あるいは
トランジスタ５６が十分に導通するような電圧が
印加されているとき、動作電流2Iは、 2I＝｛VB−VBE−VCE(SAT)｝／Ｒ で与えられる。ここで、Ｒは抵抗４２または抵抗
４４の抵抗値、VBEはトランジスタ３８またはト
ランジスタ４０のエミツタ・ベース間電圧、
VCE(SAT)はトランジスタ５４またはトランジスタ
５６のコレクタ・エミツタ間飽和電圧である。
また、このとき、抵抗４２，４４の抵抗値
R42、R44がＲ＝R42＝R44、トランジスタ５４，
５６のコレクタ・エミツタ間飽和電圧VCE(SAT)Q54、
VCE(SAT)Q56が、VCE(SAT)＝VCE(SAT)Q54＝VCE(SAT)Q56
と
すれば、トランジスタ３８，４０に流れる動作電
流Ｉは等しくなる。
R42、R44がＲ＝R42＝R44、トランジスタ５４，
５６のコレクタ・エミツタ間飽和電圧VCE(SAT)Q54、
VCE(SAT)Q56が、VCE(SAT)＝VCE(SAT)Q54＝VCE(SAT)Q56
と
すれば、トランジスタ３８，４０に流れる動作電
流Ｉは等しくなる。
なお、このとき、トランジスタ３８，４０のベ
ース・エミツタ間電圧VBEQ38、VBEQ40は、VBE＝
VBEQ38＝VBEQ40であることは言うまでもない。
ース・エミツタ間電圧VBEQ38、VBEQ40は、VBE＝
VBEQ38＝VBEQ40であることは言うまでもない。
また、トランジスタ５４あるいはトランジスタ
５６のベースに、トランジスタ５４あるいはトラ
ンジスタ５６が不導通となる電圧が印加されたと
きは、それぞれのトランジスタ５４，５６のコレ
クタ・エミツタ間は、オープン状態となるため、
トランジスタ３８あるいはトランジスタ４０には
動作電流が流れなくなる。
５６のベースに、トランジスタ５４あるいはトラ
ンジスタ５６が不導通となる電圧が印加されたと
きは、それぞれのトランジスタ５４，５６のコレ
クタ・エミツタ間は、オープン状態となるため、
トランジスタ３８あるいはトランジスタ４０には
動作電流が流れなくなる。
第２図のＡに示す切換え信号パルスがトランジ
スタ５６のベースに加えられ、第２図のＢに示す
切換え信号パルスがトランジスタ５４のベースに
加えられると、トランジスタ５４，５６は各信号
レベルに応じて交互に切換えられ、第１および第
２の差動回路３２，３４の動作電流が交互に切換
えられ、入力端子６２，６４に加えられた第１お
よび第２の信号が、第２図のＣに示すように、交
互に選択されて出力端子６６に現れる。
スタ５６のベースに加えられ、第２図のＢに示す
切換え信号パルスがトランジスタ５４のベースに
加えられると、トランジスタ５４，５６は各信号
レベルに応じて交互に切換えられ、第１および第
２の差動回路３２，３４の動作電流が交互に切換
えられ、入力端子６２，６４に加えられた第１お
よび第２の信号が、第２図のＣに示すように、交
互に選択されて出力端子６６に現れる。
この場合、第２図のＣにおいて、C0は出力端
子６６に現れる切換えパルスを示し、この切換え
パルスC0のレベルは、各トランジスタ５４，５
６のベース・コレクタ間容量に対して抵抗４２，
４４が直列に接続されるため、その容量に流れる
電流の変化が制限される結果、従来の回路に比較
し、無視できる程度に抑制される。
子６６に現れる切換えパルスを示し、この切換え
パルスC0のレベルは、各トランジスタ５４，５
６のベース・コレクタ間容量に対して抵抗４２，
４４が直列に接続されるため、その容量に流れる
電流の変化が制限される結果、従来の回路に比較
し、無視できる程度に抑制される。
また、第３図に示す従来の回路との比較から明
らかなように、トランジスタ５４，５６は接地側
に置かれているため、トランジスタ５４，５６の
コレクタには、トランジスタ５４，５６の導通時
の飽和電圧が与えられ、従来回路の場合より極端
に低い値となるので、信号のダイナミツクレンジ
の拡大を図ることができる。
らかなように、トランジスタ５４，５６は接地側
に置かれているため、トランジスタ５４，５６の
コレクタには、トランジスタ５４，５６の導通時
の飽和電圧が与えられ、従来回路の場合より極端
に低い値となるので、信号のダイナミツクレンジ
の拡大を図ることができる。
発明の効果
以上説明したように、この発明によれば、信号
切換え速度を高速化した場合にも、その高速化に
伴う切換えパルスは殆ど無視できる程度に抑制で
きるとともに、信号のダイナミツクレンジの拡大
を図ることができる。
切換え速度を高速化した場合にも、その高速化に
伴う切換えパルスは殆ど無視できる程度に抑制で
きるとともに、信号のダイナミツクレンジの拡大
を図ることができる。
第１図はこの発明の信号切換回路の実施例を示
す回路図、第２図はその動作を示す説明図、第３
図は従来の信号切換回路を示す回路図、第４図は
その動作を示す説明図である。 ３２……第１の差動回路、３４……第２の差動
回路、３６……第３の差動回路、３８……第７の
トランジスタ、４０……第８のトランジスタ、４
２……第２の抵抗、４４……第３の抵抗、４６…
…第１のトランジスタ、４８……第２のトランジ
スタ、５０……第３のトランジスタ、５２……第
４のトランジスタ、５４……第５のトランジス
タ、５６……第６のトランジスタ、５８……第１
の抵抗。
す回路図、第２図はその動作を示す説明図、第３
図は従来の信号切換回路を示す回路図、第４図は
その動作を示す説明図である。 ３２……第１の差動回路、３４……第２の差動
回路、３６……第３の差動回路、３８……第７の
トランジスタ、４０……第８のトランジスタ、４
２……第２の抵抗、４４……第３の抵抗、４６…
…第１のトランジスタ、４８……第２のトランジ
スタ、５０……第３のトランジスタ、５２……第
４のトランジスタ、５４……第５のトランジス
タ、５６……第６のトランジスタ、５８……第１
の抵抗。
Claims (1)
- 【特許請求の範囲】 １ エミツタを共通にした第１および第２のトラ
ンジスタを備え、前記第２のトランジスタのベー
ス・コレクタが共通にされているとともに、その
ベース・コレクタと電源側との間に第１の抵抗が
接続され、かつ、前記第１のトランジスタのベー
スに選択すべき第１の信号が加えられ、前記第２
のトランジスタのベース・コレクタ側から出力が
取り出される第１の差動回路と、 エミツタを共通にした第３および第４のトラン
ジスタを備え、前記第３のトランジスタのベー
ス・コレクタを共通にするとともに、前記第２の
トランジスタのベース・コレクタに共通に接続さ
れ、かつ、第４のトランジスタのベースに選択す
べき第２の信号が加えられ、前記第３のトランジ
スタのベース・コレクタ側から出力が取り出され
る第２の差動回路と、 前記第１の差動回路に対応した第５のトランジ
スタ、前記第２の差動回路に対応した第６のトラ
ンジスタの各エミツタを共通に接続し、そのベー
スに前記第５および第６のトランジスタを選択的
に導通状態にするための切換信号が加えられる第
３の差動回路と、 この第３の差動回路の前記第５のトランジスタ
と前記第１の差動回路との間に前記第５のトラン
ジスタ側に第２の抵抗を介して接続され、ベース
に一定の直流電圧が加えられる第７のトランジス
タと、 前記第３の差動回路の前記第６のトランジスタ
と前記第２の差動回路との間に前記第６のトラン
ジスタ側に第３の抵抗を介して接続され、ベース
に前記第７のトランジスタと共通に一定の直流電
圧が加えられる第８のトランジスタと、 を備えたことを特徴とする信号切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16465684A JPS6143018A (ja) | 1984-08-06 | 1984-08-06 | 信号切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16465684A JPS6143018A (ja) | 1984-08-06 | 1984-08-06 | 信号切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6143018A JPS6143018A (ja) | 1986-03-01 |
| JPH0451094B2 true JPH0451094B2 (ja) | 1992-08-18 |
Family
ID=15797314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16465684A Granted JPS6143018A (ja) | 1984-08-06 | 1984-08-06 | 信号切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143018A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866306A (en) * | 1988-04-01 | 1989-09-12 | Digital Equipment Corporation | ECL mux latch |
| JPH0633713Y2 (ja) * | 1989-04-19 | 1994-08-31 | 東光株式会社 | アナログ・スイッチ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5242358A (en) * | 1975-09-30 | 1977-04-01 | Nec Corp | Curret switching circuit |
-
1984
- 1984-08-06 JP JP16465684A patent/JPS6143018A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6143018A (ja) | 1986-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |