JPH0353804B2 - - Google Patents
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- JPH0353804B2 JPH0353804B2 JP60119052A JP11905285A JPH0353804B2 JP H0353804 B2 JPH0353804 B2 JP H0353804B2 JP 60119052 A JP60119052 A JP 60119052A JP 11905285 A JP11905285 A JP 11905285A JP H0353804 B2 JPH0353804 B2 JP H0353804B2
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- electrode
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- circuit
- transistor
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- 238000001514 detection method Methods 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 9
- 239000000470 constituent Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は入力電圧が基準とする電圧に較べ高
電圧であるか低電圧であるかによつて異なる信号
を出力する電圧検出回路に関するものである。
電圧であるか低電圧であるかによつて異なる信号
を出力する電圧検出回路に関するものである。
この種の電圧検出回路は、従来第５図に示す様
に基準電圧発生回路１とヒステリシス付比較回路
２とによつて構成されているものであり、これら
の回路は具体的に第６図に示す様な回路となつて
いるものである。すなわち、基準電圧発生回路１
は電源３の高電位点から接地電位点にかけて直列
接続された定電流源４及び抵抗５並びにコレクタ
とベース短絡のNPNトランジスタ６からなる直
列体７と、上記定電流源３から接地電位点にかけ
て直列接続された抵抗８及びNPNトランジスタ
９並びに抵抗１０からなる直列体１１と、ベース
を上記NPNトランジスタ９のコレクタに接続さ
れ、コレクタとエミツタを定電流源３と接地電位
点との間に接続されたコレクタが基準電圧発生回
路１の出力端となるNPNトランジスタ１２とか
らなるものであり、また、ヒステリシス付比較回
路２は上記基準電圧発生回路１から出力される基
準電圧を一方の入力とし、入力端１３から入力さ
れる入力電圧（VIN）を他方の入力としてこれら
の２入力を比較し、比較結果を出力端１４から出
力する差動増幅器１５と、この差動増幅器１５に
電源３からの電流を供給する定電流源１５と、上
記差動増幅器１５の出力端１４からの信号を受け
この信号に応じて“Ｈ”レベルまたは“Ｌ”レベ
ルの信号を出力する出力回路１７とからなり、こ
の出力回路は、電源３の高電位点から接地電位点
にかけて直列接続された電流源１８及びNPNの
第３トランジスタ１９とからなる直列体２０と、
エミツタがNPNトランジスタ１９のコレクタに
接続され、コレクタがベースと短絡されるととも
にNPNトランジスタ６，９のベースに接続され
るマルチコレクタPNPトランジスタからなる負
荷トランジスタ２１と、ベースがこの負荷トラン
ジスタ２１のコレクタに接続され、コレクタ及び
エミツタが各々出力端２２と接地電位点に接続さ
れたNPNの第４トランジスタ２３とからなるも
のである。
に基準電圧発生回路１とヒステリシス付比較回路
２とによつて構成されているものであり、これら
の回路は具体的に第６図に示す様な回路となつて
いるものである。すなわち、基準電圧発生回路１
は電源３の高電位点から接地電位点にかけて直列
接続された定電流源４及び抵抗５並びにコレクタ
とベース短絡のNPNトランジスタ６からなる直
列体７と、上記定電流源３から接地電位点にかけ
て直列接続された抵抗８及びNPNトランジスタ
９並びに抵抗１０からなる直列体１１と、ベース
を上記NPNトランジスタ９のコレクタに接続さ
れ、コレクタとエミツタを定電流源３と接地電位
点との間に接続されたコレクタが基準電圧発生回
路１の出力端となるNPNトランジスタ１２とか
らなるものであり、また、ヒステリシス付比較回
路２は上記基準電圧発生回路１から出力される基
準電圧を一方の入力とし、入力端１３から入力さ
れる入力電圧（VIN）を他方の入力としてこれら
の２入力を比較し、比較結果を出力端１４から出
力する差動増幅器１５と、この差動増幅器１５に
電源３からの電流を供給する定電流源１５と、上
記差動増幅器１５の出力端１４からの信号を受け
この信号に応じて“Ｈ”レベルまたは“Ｌ”レベ
ルの信号を出力する出力回路１７とからなり、こ
の出力回路は、電源３の高電位点から接地電位点
にかけて直列接続された電流源１８及びNPNの
第３トランジスタ１９とからなる直列体２０と、
エミツタがNPNトランジスタ１９のコレクタに
接続され、コレクタがベースと短絡されるととも
にNPNトランジスタ６，９のベースに接続され
るマルチコレクタPNPトランジスタからなる負
荷トランジスタ２１と、ベースがこの負荷トラン
ジスタ２１のコレクタに接続され、コレクタ及び
エミツタが各々出力端２２と接地電位点に接続さ
れたNPNの第４トランジスタ２３とからなるも
のである。
以上の様に構成された電圧検出回路に於ては基
準電圧発生回路１からの基準電圧が入力電圧より
高い場合には差動増幅器１５のトランジスタ２４
がOFF、トランジスタ２５，２６，２７がONす
るから出力回路１７に於るトランジスタ１９が
OFFしてトランジスタ２３がONし、出力端２２
には“Ｌ”レベルの電圧が出力されるものであ
り、また、基準電圧発生回路１からの基準電圧が
入力電圧より低い場合には差動増幅器１５のトラ
ンジスタ２４がON、トランジスタ２５，２６，
２７がOFFするから、出力回路１７に於るトラ
ンジスタ１９がONしてトランジスタ２３がOFF
し、出力端２２には“Ｈ”レベルの電圧が出力さ
れるものである。
準電圧発生回路１からの基準電圧が入力電圧より
高い場合には差動増幅器１５のトランジスタ２４
がOFF、トランジスタ２５，２６，２７がONす
るから出力回路１７に於るトランジスタ１９が
OFFしてトランジスタ２３がONし、出力端２２
には“Ｌ”レベルの電圧が出力されるものであ
り、また、基準電圧発生回路１からの基準電圧が
入力電圧より低い場合には差動増幅器１５のトラ
ンジスタ２４がON、トランジスタ２５，２６，
２７がOFFするから、出力回路１７に於るトラ
ンジスタ１９がONしてトランジスタ２３がOFF
し、出力端２２には“Ｈ”レベルの電圧が出力さ
れるものである。
上記の様な従来の電圧検出回路では、基準電圧
発生回路１と比較回路２とが別々に独立して構成
されているから、電圧検出回路を構成する素子の
数は自ずと多くなるという問題点があつた。
発生回路１と比較回路２とが別々に独立して構成
されているから、電圧検出回路を構成する素子の
数は自ずと多くなるという問題点があつた。
この発明は、かかる問題点を解決するためにな
されたもので、構成素子数が少なく、しかも正確
な電圧検出を行う電圧検出回路を得ることを目的
とする。
されたもので、構成素子数が少なく、しかも正確
な電圧検出を行う電圧検出回路を得ることを目的
とする。
この発明に係る電圧検出回路は、外部からの入
力電圧を制御電極に入力する第１及び第２トラン
ジスタと、一端が上記第１トランジスタの出力電
極に直接また第２トランジスタの出力電極には負
荷を介して接続され、他端が接地された第２負荷
と、上記第１及び第２トランジスタの入力電極に
各々の電流決定側出力側が接続される第１及び第
２カレントミラー回路と、これら第１及び第２カ
レントミラー回路の各々の他方の出力端に入力端
が接続される第３カレントミラー回路と、この第
３カレントミラー回路の入力端と上記第１カレン
トミラー回路の上記他方の出力端との間に入力端
が接続された出力回路とを備えたものである。
力電圧を制御電極に入力する第１及び第２トラン
ジスタと、一端が上記第１トランジスタの出力電
極に直接また第２トランジスタの出力電極には負
荷を介して接続され、他端が接地された第２負荷
と、上記第１及び第２トランジスタの入力電極に
各々の電流決定側出力側が接続される第１及び第
２カレントミラー回路と、これら第１及び第２カ
レントミラー回路の各々の他方の出力端に入力端
が接続される第３カレントミラー回路と、この第
３カレントミラー回路の入力端と上記第１カレン
トミラー回路の上記他方の出力端との間に入力端
が接続された出力回路とを備えたものである。
この発明においては、第１及び第２トランジス
タの各々の入力電流の大きさの比較によつて出力
回路から出力する信号のレベルを決定するように
しているから基準電圧発生回路と比較回路とを独
立して設けることなくして電圧検出回路を構成で
きる。
タの各々の入力電流の大きさの比較によつて出力
回路から出力する信号のレベルを決定するように
しているから基準電圧発生回路と比較回路とを独
立して設けることなくして電圧検出回路を構成で
きる。
第１図はこの発明の一実施例を示す回路図であ
り、図に於て２８はベースが入力端１３に接続さ
れた第1NPNトランジスタ、２９はこのNPNト
ランジスタ２８のエミツタの大きさに比べｎ倍の
エミツタの大きさをもつ第2NPNトランジスタ、
３０，３１はこのNPNトランジスタ２８，２９
の各々のコレクタにベースとコレクタが接続さ
れ、エミツタが電源３の高電位点に接続された
PNPトランジスタからなる２個の第１及び第２
カレントミラー回路、３２は上記NPNトランジ
スタ２９のエミツタに一端が接続された抵抗から
なる第１負荷、３３はこの抵抗３２の他方及び
NPNトランジスタ２８のエミツタに一端が接続
された第１抵抗負荷３４と、この第１抵抗負荷３
４の他端と接地電位点との間に接続された第２抵
抗負荷３５とからなる第２負荷、３６はコレクタ
が上記NPNトランジスタからなるカレントミラ
ー回路３０のコレクタに、エミツタが接地電位点
に接続されたNPNトランジスタ３７と、コレク
タが上記NPNトランジスタからなるカレントミ
ラー回路３１のコレクタに、ベースが自身のコレ
クタに短絡されるとともに上記NPNトランジス
タ３７のベースに接続され、エミツタが接地電位
点に接続されたNPNトランジスタ３８とからな
るカレントミラー回路であり、３９は上記第１及
び第２トランジスタ２８，２９と、第１及び第２
並びに第３カレントミラー回路３０，３１，３６
と、第１及び第２負荷３２，３３とからなる入力
回路である。
り、図に於て２８はベースが入力端１３に接続さ
れた第1NPNトランジスタ、２９はこのNPNト
ランジスタ２８のエミツタの大きさに比べｎ倍の
エミツタの大きさをもつ第2NPNトランジスタ、
３０，３１はこのNPNトランジスタ２８，２９
の各々のコレクタにベースとコレクタが接続さ
れ、エミツタが電源３の高電位点に接続された
PNPトランジスタからなる２個の第１及び第２
カレントミラー回路、３２は上記NPNトランジ
スタ２９のエミツタに一端が接続された抵抗から
なる第１負荷、３３はこの抵抗３２の他方及び
NPNトランジスタ２８のエミツタに一端が接続
された第１抵抗負荷３４と、この第１抵抗負荷３
４の他端と接地電位点との間に接続された第２抵
抗負荷３５とからなる第２負荷、３６はコレクタ
が上記NPNトランジスタからなるカレントミラ
ー回路３０のコレクタに、エミツタが接地電位点
に接続されたNPNトランジスタ３７と、コレク
タが上記NPNトランジスタからなるカレントミ
ラー回路３１のコレクタに、ベースが自身のコレ
クタに短絡されるとともに上記NPNトランジス
タ３７のベースに接続され、エミツタが接地電位
点に接続されたNPNトランジスタ３８とからな
るカレントミラー回路であり、３９は上記第１及
び第２トランジスタ２８，２９と、第１及び第２
並びに第３カレントミラー回路３０，３１，３６
と、第１及び第２負荷３２，３３とからなる入力
回路である。
以上の電位検出回路に於ては出力端２２に於る
電圧が“Ｌ”レベルから“Ｈ”レベルに移行する
ときの入力電圧、すなわち閾値電圧（VTH）は以
下の様に決定される。
電圧が“Ｌ”レベルから“Ｈ”レベルに移行する
ときの入力電圧、すなわち閾値電圧（VTH）は以
下の様に決定される。
出力段のNPNトランジスタ２３がONから
OFFに移行する状態において、NPNトランジス
タ１９はOFFからONに移行する状態にある。従
つて閾値電圧（VTH）入力状態において、NPN
トランジスタからなるカレントミラー回路３０の
コレクタ電流（IC30）とNPNトランジスタ３７の
コレクタ電流（IC37）とは等しいからNPNトラン
ジスタからなるカレントミラー回路３１のコレク
タ電流（IC31）が等しくなり、よつてコレクタ電
流（IC30）とコレクタ電流（IC31）とは等しいこ
とになる。
OFFに移行する状態において、NPNトランジス
タ１９はOFFからONに移行する状態にある。従
つて閾値電圧（VTH）入力状態において、NPN
トランジスタからなるカレントミラー回路３０の
コレクタ電流（IC30）とNPNトランジスタ３７の
コレクタ電流（IC37）とは等しいからNPNトラン
ジスタからなるカレントミラー回路３１のコレク
タ電流（IC31）が等しくなり、よつてコレクタ電
流（IC30）とコレクタ電流（IC31）とは等しいこ
とになる。
ところで、図において、NPNトランジスタ２
８，２９のベース・エミツタ間電圧をVBE28、
VBE29とし、抵抗３２の抵抗値をR32とすると、 VBE28＝VBE29＋IC31・R32 ……(1) であるから、NPNトランジスタ２９のエミツタ
サイズをNPNトランジスタ２８のエミツタサイ
ズのｎ倍とし、ボルツマン定数をｋ、電子電荷を
ｑ、絶対温度をＴとすると、 kT／ｑ・lnIC30／IS＝kT／ｑ ・lnIC31／nIS＋IC31R32 ……(2) となるから、 IC31R32＝kT／ｑ（ln ｎ＋lnIC30／IC31） ……(3) の関係が成立する。
８，２９のベース・エミツタ間電圧をVBE28、
VBE29とし、抵抗３２の抵抗値をR32とすると、 VBE28＝VBE29＋IC31・R32 ……(1) であるから、NPNトランジスタ２９のエミツタ
サイズをNPNトランジスタ２８のエミツタサイ
ズのｎ倍とし、ボルツマン定数をｋ、電子電荷を
ｑ、絶対温度をＴとすると、 kT／ｑ・lnIC30／IS＝kT／ｑ ・lnIC31／nIS＋IC31R32 ……(2) となるから、 IC31R32＝kT／ｑ（ln ｎ＋lnIC30／IC31） ……(3) の関係が成立する。
ここで入力電圧が閾値電圧の場合、IC30＝IC31
であるから、 IC31R32＝kT／ｑln ｎ ……(4) の関係が成立し、負荷トランジスタ２１がOFF
していると仮定すると、閾値電圧（VTH）と抵抗
３２，３４，３５の抵抗値（R32）（R34）（R35）
及びNPNトランジスタ２８のベース・エミツタ
間電圧（VBE28）との関係は、 VTH＝VBE28＋ ２（R34＋R35）・kT／R32・ｑln ｎ ……(5) となる。
であるから、 IC31R32＝kT／ｑln ｎ ……(4) の関係が成立し、負荷トランジスタ２１がOFF
していると仮定すると、閾値電圧（VTH）と抵抗
３２，３４，３５の抵抗値（R32）（R34）（R35）
及びNPNトランジスタ２８のベース・エミツタ
間電圧（VBE28）との関係は、 VTH＝VBE28＋ ２（R34＋R35）・kT／R32・ｑln ｎ ……(5) となる。
ところで、電圧検出回路に於ては、閾値電圧
（VTH）が温度に依存しないことが一つの不可決
な要素となるが、上記式(5)の閾値電圧（VTH）
は、半導体基板上に第１図の回路を形成した場
合、1.25〔Ｖ〕となり、この電圧は温度係数に依
存しなくなることが一般的に知られているから、
電圧検出回路としての条件は充分満たすものであ
る。
（VTH）が温度に依存しないことが一つの不可決
な要素となるが、上記式(5)の閾値電圧（VTH）
は、半導体基板上に第１図の回路を形成した場
合、1.25〔Ｖ〕となり、この電圧は温度係数に依
存しなくなることが一般的に知られているから、
電圧検出回路としての条件は充分満たすものであ
る。
次に、上記の様に構成された電圧検出回路の動
作について説明する。
作について説明する。
まず、入力端１３からの入力電圧（VIN）が閾
値電圧（VTH）に等しい場合について説明する
と、このときNPNトランジスタ２８，２９の各
コレクタ電流（IC30）（IC31）は等しくなるから
PNPトランジスタ３０のコレクタ電流（IC30）と
NPNトランジスタ３７のコレクタ電流（IC37）と
がほぼ等しくなりNPNトランジスタ１９は充分
なベース電流が得られないからOFFまたは不完
全なON状態となつて出力端２２の電圧も不安定
な状態となる。
値電圧（VTH）に等しい場合について説明する
と、このときNPNトランジスタ２８，２９の各
コレクタ電流（IC30）（IC31）は等しくなるから
PNPトランジスタ３０のコレクタ電流（IC30）と
NPNトランジスタ３７のコレクタ電流（IC37）と
がほぼ等しくなりNPNトランジスタ１９は充分
なベース電流が得られないからOFFまたは不完
全なON状態となつて出力端２２の電圧も不安定
な状態となる。
次に入力電圧（VIN）が閾値電圧（VTH）より
小さい場合について説明する。抵抗３４，３５を
流れる電流Ｉは、入力電圧（VIN）に依存し、 Ｉ＝VIN−VBE28／R34＋R35＝IC30＋IC31 ……(6) となるので、VIN＜VTHの条件では、Ｉも小さく
なる。入力電圧が小さい場合、上記式(3)の左辺が
小さくなり、(3)式の右辺の第１項が固定値である
ため、(3)式が成立するためには右辺第２項が負の
値にならねばならず、 IC30＜IC31 ……(7) の関係が成立する。従つて、NPNトランジスタ
２８のコレクタ電流（IC30）はNPNトランジスタ
２９のコレクタ電流（IC31）より小さくなるか
ら、NPNトランジスタ３０のコレクタ電流
（IC30）はNPNトランジスタ３７のコレクタ電流
（IC37）よりも小さくなり、NPNトランジスタ１
９はベース電流が全く得られないから完全な
OFF状態となつて出力端２２からは“Ｌ”レベ
ルの出力が得られる。
小さい場合について説明する。抵抗３４，３５を
流れる電流Ｉは、入力電圧（VIN）に依存し、 Ｉ＝VIN−VBE28／R34＋R35＝IC30＋IC31 ……(6) となるので、VIN＜VTHの条件では、Ｉも小さく
なる。入力電圧が小さい場合、上記式(3)の左辺が
小さくなり、(3)式の右辺の第１項が固定値である
ため、(3)式が成立するためには右辺第２項が負の
値にならねばならず、 IC30＜IC31 ……(7) の関係が成立する。従つて、NPNトランジスタ
２８のコレクタ電流（IC30）はNPNトランジスタ
２９のコレクタ電流（IC31）より小さくなるか
ら、NPNトランジスタ３０のコレクタ電流
（IC30）はNPNトランジスタ３７のコレクタ電流
（IC37）よりも小さくなり、NPNトランジスタ１
９はベース電流が全く得られないから完全な
OFF状態となつて出力端２２からは“Ｌ”レベ
ルの出力が得られる。
入力電圧（VIN）が閾値電圧（VTH）より大き
い場合は、上述と逆の原理により、NPNトラン
ジスタ２８のコレクタ電流（IC30）はNPNトラン
ジスタ２９のコレクタ電流（IC31）より大きくな
るから、NPNトランジスタ３０のコレクタ電流
（IC30）はNPNトランジスタ３７のコレクタ電流
（IC37）よりも大きくなり、NPNトランジスタ１
９には充分なベース電流が供給されて完全なON
状態となり、出力端２２からは“Ｈ”レベルの出
力が得られる。
い場合は、上述と逆の原理により、NPNトラン
ジスタ２８のコレクタ電流（IC30）はNPNトラン
ジスタ２９のコレクタ電流（IC31）より大きくな
るから、NPNトランジスタ３０のコレクタ電流
（IC30）はNPNトランジスタ３７のコレクタ電流
（IC37）よりも大きくなり、NPNトランジスタ１
９には充分なベース電流が供給されて完全なON
状態となり、出力端２２からは“Ｈ”レベルの出
力が得られる。
第７図はNPNトランジスタ２８とNPNトラン
ジスタ２９の面積比を10倍とし具体的に計算を行
つた場合の電位関係を示す図である。第７図ａは
入力電圧（VIN）が閾値電圧（VTH）である時の
電位関係、第７図ｂは入力電圧（VIN）が1.0Vの
時の電位関係を示す。この図からも、入力電圧
（VIN）が閾値電圧（VTH）より小さい場合には上
記式(7)の関係が成立していることが判る。
ジスタ２９の面積比を10倍とし具体的に計算を行
つた場合の電位関係を示す図である。第７図ａは
入力電圧（VIN）が閾値電圧（VTH）である時の
電位関係、第７図ｂは入力電圧（VIN）が1.0Vの
時の電位関係を示す。この図からも、入力電圧
（VIN）が閾値電圧（VTH）より小さい場合には上
記式(7)の関係が成立していることが判る。
次にヒステリシスについて説明する。第１図に
於てヒステリシス幅を決定するのはマルチコレク
タPNPトランジスタからなる負荷トランジスタ
２１と第２抵抗負荷３５であり、マルチコレクタ
PNPトランジスタ２１に於る各々のコレクタの
分割比が１：１の場合、負荷トランジスタ２１が
ON状態、すなわち出力端２２から“Ｌ”が出力
されていると、第２図の等価回路に示す様に抵抗
３５の低電位側の電圧がR35・I18／２（ここでR35
は抵抗３５の抵抗値、I18は定電流源１８の電流
値である。）となるから、出力端２２の電圧が
“Ｌ”レベルから“Ｈ”レベルに移行するときの
入力電圧（VIN）は第４図に示す様に1.25〔Ｖ〕と
なり、一方負荷トランジスタ２１がOFF状態す
なわち、出力端２２から“Ｈ”が出力されている
と、第３図の等価回路に示す様に抵抗３５の低電
位側の電圧が接地電位に等しくなるから、出力端
２２の電圧が“Ｈ”レベルから“Ｌ”レベルに移
行するときの入力電圧（VIN）は第４図に示す様
に1.25〔Ｖ〕より小さくなるものである。
於てヒステリシス幅を決定するのはマルチコレク
タPNPトランジスタからなる負荷トランジスタ
２１と第２抵抗負荷３５であり、マルチコレクタ
PNPトランジスタ２１に於る各々のコレクタの
分割比が１：１の場合、負荷トランジスタ２１が
ON状態、すなわち出力端２２から“Ｌ”が出力
されていると、第２図の等価回路に示す様に抵抗
３５の低電位側の電圧がR35・I18／２（ここでR35
は抵抗３５の抵抗値、I18は定電流源１８の電流
値である。）となるから、出力端２２の電圧が
“Ｌ”レベルから“Ｈ”レベルに移行するときの
入力電圧（VIN）は第４図に示す様に1.25〔Ｖ〕と
なり、一方負荷トランジスタ２１がOFF状態す
なわち、出力端２２から“Ｈ”が出力されている
と、第３図の等価回路に示す様に抵抗３５の低電
位側の電圧が接地電位に等しくなるから、出力端
２２の電圧が“Ｈ”レベルから“Ｌ”レベルに移
行するときの入力電圧（VIN）は第４図に示す様
に1.25〔Ｖ〕より小さくなるものである。
以上の様に構成された電圧検出回路は、定電流
源１８が１素子で構成されているとすると全体の
構成素子数は13個となり、従来に比べ少ない素子
数で電圧検出回路が構成できるものであり、ま
た、ヒステリシス幅を決定するにしても抵抗３５
の抵抗値（R35）及び定電流源１８の電流値
（I18）を決定するだけで良いから、容易にしかも
正確にヒステリシス幅が決定されるものである。
そして、更には電源３の電圧1.5〔Ｖ〕程度の低い
電圧に於ても上記電位検出回路は動作可能である
ため、各種電圧検出回路、バツテリチエツク回
路、波形整形回路等への幅広い応用が可能であ
る。
源１８が１素子で構成されているとすると全体の
構成素子数は13個となり、従来に比べ少ない素子
数で電圧検出回路が構成できるものであり、ま
た、ヒステリシス幅を決定するにしても抵抗３５
の抵抗値（R35）及び定電流源１８の電流値
（I18）を決定するだけで良いから、容易にしかも
正確にヒステリシス幅が決定されるものである。
そして、更には電源３の電圧1.5〔Ｖ〕程度の低い
電圧に於ても上記電位検出回路は動作可能である
ため、各種電圧検出回路、バツテリチエツク回
路、波形整形回路等への幅広い応用が可能であ
る。
なお、上記実施例に於ては、出力電圧（VOUT）
がヒステリシスをもつようにマルチコレクタ
PNPトランジスタからなる負荷トランジスタ２
１を設けるとともに第２負荷３３を第１抵抗負荷
３４と第２抵抗負荷３５とからなるものとした
が、ヒステリシスをもたせる必要がなければ負荷
トランジスタ２１を削除してその部分を短絡し、
第１抵抗負荷３４と第２抵抗負荷３５とを一つの
抵抗負荷からなる第２負荷３３としても良いもの
である。
がヒステリシスをもつようにマルチコレクタ
PNPトランジスタからなる負荷トランジスタ２
１を設けるとともに第２負荷３３を第１抵抗負荷
３４と第２抵抗負荷３５とからなるものとした
が、ヒステリシスをもたせる必要がなければ負荷
トランジスタ２１を削除してその部分を短絡し、
第１抵抗負荷３４と第２抵抗負荷３５とを一つの
抵抗負荷からなる第２負荷３３としても良いもの
である。
この発明は以上説明したとおり、外部からの入
力電圧を制御電極に入力する第１及び第２トラン
ジスタと一端が上記第１トランジスタの出力電極
に直接また第２トランジスタの出力電極には負荷
を介して接続され、他端が接地された第２負荷
と、上記第１及び第２トランジスタの入力電極に
各々の電流決定側出力端が接続される第１及び第
２カレントミラー回路と、これら第１及び第２カ
レントミラー回路の各々の他方の出力端に入力端
が接続される第３カレントミラー回路と、この第
３カレントミラー回路の入力端と上記第１カレン
トミラー回路の上記他方の出力端との間に入力端
が接続された出力回路とによつて電圧検出回路を
構成し、第１及び第２トランジスタの各々の入力
電流の大きさの比較によつて出力回路から出力す
る信号のレベルを決定するようにしているから基
準電圧発生回路と比較回路とを独立して設けるこ
とがなく、従つて構成素子数の少ない回路で正確
な電圧検出を行えるという効果がある。
力電圧を制御電極に入力する第１及び第２トラン
ジスタと一端が上記第１トランジスタの出力電極
に直接また第２トランジスタの出力電極には負荷
を介して接続され、他端が接地された第２負荷
と、上記第１及び第２トランジスタの入力電極に
各々の電流決定側出力端が接続される第１及び第
２カレントミラー回路と、これら第１及び第２カ
レントミラー回路の各々の他方の出力端に入力端
が接続される第３カレントミラー回路と、この第
３カレントミラー回路の入力端と上記第１カレン
トミラー回路の上記他方の出力端との間に入力端
が接続された出力回路とによつて電圧検出回路を
構成し、第１及び第２トランジスタの各々の入力
電流の大きさの比較によつて出力回路から出力す
る信号のレベルを決定するようにしているから基
準電圧発生回路と比較回路とを独立して設けるこ
とがなく、従つて構成素子数の少ない回路で正確
な電圧検出を行えるという効果がある。
第１図はこの発明の一実施例を示す回路図、第
２図及び第３図は第１図に於るヒステリシス回路
の等価回路図、第４図は入力電圧に対する出力電
圧の特性図、第５図は従来の電位検出回路のブロ
ツク図、第６図は第５図に於る従来の電位検出回
路の回路図、第７図は第１図の回路において具体
的に計算を行つた場合の電位関係を示す図であ
る。 図において、３は電源、１７は出力回路、２
８，２９は各々第１及び第２トランジスタ、３
０，３１，３６は各々第１及び第２並びに第３カ
レントミラー回路、３２，３３は各々第１及び第
２負荷である。なお、各図中同一符号は、同一ま
たは相当部分を示すものである。
２図及び第３図は第１図に於るヒステリシス回路
の等価回路図、第４図は入力電圧に対する出力電
圧の特性図、第５図は従来の電位検出回路のブロ
ツク図、第６図は第５図に於る従来の電位検出回
路の回路図、第７図は第１図の回路において具体
的に計算を行つた場合の電位関係を示す図であ
る。 図において、３は電源、１７は出力回路、２
８，２９は各々第１及び第２トランジスタ、３
０，３１，３６は各々第１及び第２並びに第３カ
レントミラー回路、３２，３３は各々第１及び第
２負荷である。なお、各図中同一符号は、同一ま
たは相当部分を示すものである。
Claims (1)
- 【特許請求の範囲】 １ 各々に於る複数の出力端から同じ大きさの電
流を出力する第１及び第２カレントミラー回路、 これら第１及び第２カレントミラー回路の各々
の一方の電流決定側出力端に入力電極が接続され
るとともに、制御電極に外部からの入力電圧が共
通に印加される第１及び第２トランジスタ、 一端が上記第１トランジスタの出力電極に直接
接続され、かつ第２トランジスタの出力電極には
第１負荷を介して接続され他端が接地された第２
負荷、 上記第１及び第２カレントミラー回路の各々に
於る他方の出力端に入力端が接続されて、これら
入力端から同じ大きさの電流を入力する第３カレ
ントミラー回路、 上記第１カレントミラー回路の上記他方の出力
端と第３カレントミラー回路の入力端との間に入
力端が接続され、この入力端からの電流に応じて
“Ｈ”レベルまたは“Ｌ”レベルの電圧を外部へ
出力する出力回路を備えた電圧検出回路。 ２ 第２負荷は第１抵抗負荷と第２抵抗負荷から
なるものとし、 出力回路は、 制御電極が出力回路の上記入力端となるととも
に入力電極が定電流源に接続され、出力電極が接
地される第３トランジスタと、 この第３トランジスタの入力電極に入力電極が
接続されると共に、上記第１抵抗負荷と第２抵抗
負荷との間に複数の出力電極の一方が接続され、
制御電極が他方の出力電極に接続される負荷トラ
ンジスタと、 この負荷トランジスタの該他方の出力電極に制
御電極が接続されるとともに出力電極が接地され
て入力電極から“Ｈ”レベルまたは“Ｌ”レベル
の電圧を外部へ出力する第４トランジスタとから
なるものであることを特徴とする特許請求の範囲
第１項記載の電圧検出回路。 ３ 第１及び第２カレントミラー回路は１個のト
ランジスタであり、各々の入力電極は電源に接続
されており、第３カレントミラー回路は、２個の
トランジスタの互いの制御電極を接続するととも
にその制御電極を一方のトランジスタの入力電極
に接続し、かつ第２カレントミラー回路の一方の
出力端に接続し、各々の出力電極は接地されたも
のであることを特徴とする特許請求の範囲第１項
または第２項記載の電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60119052A JPS61276413A (ja) | 1985-05-30 | 1985-05-30 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60119052A JPS61276413A (ja) | 1985-05-30 | 1985-05-30 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61276413A JPS61276413A (ja) | 1986-12-06 |
| JPH0353804B2 true JPH0353804B2 (ja) | 1991-08-16 |
Family
ID=14751712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60119052A Granted JPS61276413A (ja) | 1985-05-30 | 1985-05-30 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61276413A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2645596B2 (ja) * | 1989-08-05 | 1997-08-25 | 三菱電機株式会社 | 電圧検出回路 |
-
1985
- 1985-05-30 JP JP60119052A patent/JPS61276413A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61276413A (ja) | 1986-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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| EXPY | Cancellation because of completion of term |