JPH0451564A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0451564A JPH0451564A JP2160304A JP16030490A JPH0451564A JP H0451564 A JPH0451564 A JP H0451564A JP 2160304 A JP2160304 A JP 2160304A JP 16030490 A JP16030490 A JP 16030490A JP H0451564 A JPH0451564 A JP H0451564A
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode
- forming
- dielectric film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＤＲＡＭ （ダイナミックランダムアクセスメモリ）の
記憶セル等のキャパシタを有する半導体装置とその製造
方法に関し。
記憶セル等のキャパシタを有する半導体装置とその製造
方法に関し。
簡単なスタック構造のまま容量を増大させ、ソフトエラ
ーの低減を目的とし。
ーの低減を目的とし。
１）少なくとも表面にタングステンが露出し、該表面に
凹凸が形成されている下層電極と、該下層電極表面に重
ねて形成され１表面に凹凸を有する誘電体膜と、該誘電
体膜表面に重ねて形成され。
凹凸が形成されている下層電極と、該下層電極表面に重
ねて形成され１表面に凹凸を有する誘電体膜と、該誘電
体膜表面に重ねて形成され。
該下層電極とは電気的に直接接しない上層電極とを有す
るように構成する。
るように構成する。
２）素子形成面に、少なくとも表面にタングステンが露
出し、該表面に凹凸が形成されるように下層電極を形成
する工程と、該下層電極表面に重ね。
出し、該表面に凹凸が形成されるように下層電極を形成
する工程と、該下層電極表面に重ね。
かつ表面に凹凸を有してなるように、誘電体膜を形成す
る工程と、該誘電体膜表面に重ね、かつ該下層配線とは
電気的に直接接しないように上層電極を形成する工程と
を有するように構成する。
る工程と、該誘電体膜表面に重ね、かつ該下層配線とは
電気的に直接接しないように上層電極を形成する工程と
を有するように構成する。
３）前記下層電極を形成する工程が、前記素子形成面上
にポリシリコン膜（１７）とタングステン膜（１８）と
第２のポリシリコン膜を順に成長して下層電極を形成す
るように構成する。
にポリシリコン膜（１７）とタングステン膜（１８）と
第２のポリシリコン膜を順に成長して下層電極を形成す
るように構成する。
４）前記下層電極を形成する工程が、前記素子形成面上
にタングステン膜（１８）を成長して下層電極を形成す
るように構成する。
にタングステン膜（１８）を成長して下層電極を形成す
るように構成する。
〔産業上の利用分野）
本発明はＤＲＡＭの記憶セルのキャパシタを有する半導
体装置とその製造方法乙こ関する。
体装置とその製造方法乙こ関する。
最近の半導体メモリにおいては、高集積化のために微細
化が要求されている。
化が要求されている。
ＤＲＡＭの記憶セルは、記憶容量の大規模化りこともな
いピント当たりのセル面積が小さくかつ記憶保持、読出
に十分な電荷を蓄積できる静電容量の大きいキャパシタ
構造が求められている。
いピント当たりのセル面積が小さくかつ記憶保持、読出
に十分な電荷を蓄積できる静電容量の大きいキャパシタ
構造が求められている。
本発明はこの要求に対応した記憶セルのキャパシタ構造
として利用できる。
として利用できる。
第２図は従来例によるキャパシタを説明する断面図であ
る。
る。
図において、 １１は半導体基板、１２は分離酸化膜。
１３、１４はソースドレイン領域、１５はワードライン
（ゲート） 、 １６．２１は眉間絶縁膜、１７は蓄積
電極。
（ゲート） 、 １６．２１は眉間絶縁膜、１７は蓄積
電極。
１９は誘電体膜、 ２０は対向電極、２２はピントライ
ン。
ン。
２３はカバー絶縁膜である。
図のようるこ蓄積電極１７を覆って誘電体膜１９を介し
対向電極２０が重ねられてキャパシタを構成している。
対向電極２０が重ねられてキャパシタを構成している。
セル面積を小さくして、キャパシタの容量を増やすには
、蓄積電極の表面積を大きくすることが重要である。
、蓄積電極の表面積を大きくすることが重要である。
従って、これ以上に容量を増加させるためには複雑なス
タック構造をとる必要がある。
タック構造をとる必要がある。
そのために１キヤパシタはトレンチやフィン構造のスタ
ックのような３次元構造をとってキャパシタ面積を大き
くして容量を確保していた。
ックのような３次元構造をとってキャパシタ面積を大き
くして容量を確保していた。
そこで１本発明は現状の簡単なスタック構造のまま容量
を増大させ、ソフトエラーを低減することを目的とする
。
を増大させ、ソフトエラーを低減することを目的とする
。
上記課題の解決は。
ｌ）少なくとも表面にタングステンが露出し、該表面に
凹凸が形成されている下層電極と、該下層電極表面に重
ねて形成され１表面に凹凸を有する誘電体膜と、該誘電
体膜表面に重ねて形成され。
凹凸が形成されている下層電極と、該下層電極表面に重
ねて形成され１表面に凹凸を有する誘電体膜と、該誘電
体膜表面に重ねて形成され。
該下層電極とは電気的に直接接しない上層電極とを有す
る半導体装置、あるいは ２）素子形成面に、少なくとも表面にタングステンが露
出し２．該表面に凹凸が形成されるように下層電極を形
成する工程と、該下層電極表面に重ね。
る半導体装置、あるいは ２）素子形成面に、少なくとも表面にタングステンが露
出し２．該表面に凹凸が形成されるように下層電極を形
成する工程と、該下層電極表面に重ね。
かつ表面に凹凸を有してなるように、誘電体膜を形成す
る工程と、該誘電体膜表面に重ね、かつ該下層配線とは
電気的に直接接しないように上層電極を形成する工程と
を有する半導体装置の製造方法、あるいは ３）前記下層電極を形成する工程が、前記素子形成面上
にポリシリコン膜（１７）とタングステン膜（１８）と
第２のポリシリコン膜を順に成長して下層電極を形成す
る前記２）記載の半導体装置の製造方法、あるいは ４）前記下層電極を形成する工程が、前記素子形成面上
にタングステン膜（１８）を成長して下層電極を形成す
る前記２）記載の半導体装置の製造方法により達成され
る。
る工程と、該誘電体膜表面に重ね、かつ該下層配線とは
電気的に直接接しないように上層電極を形成する工程と
を有する半導体装置の製造方法、あるいは ３）前記下層電極を形成する工程が、前記素子形成面上
にポリシリコン膜（１７）とタングステン膜（１８）と
第２のポリシリコン膜を順に成長して下層電極を形成す
る前記２）記載の半導体装置の製造方法、あるいは ４）前記下層電極を形成する工程が、前記素子形成面上
にタングステン膜（１８）を成長して下層電極を形成す
る前記２）記載の半導体装置の製造方法により達成され
る。
（作用〕
本発明は蓄積電極として凹凸のあるタングステン（り膜
（元来、気相成長したに膜の表面はポリシリコン膜より
凹凸が大きく形成されているが。
（元来、気相成長したに膜の表面はポリシリコン膜より
凹凸が大きく形成されているが。
とくに凹凸を強調して成長することもできる）を成長し
、その上に誘電体膜、対向電極となる導電膜を成長して
キャパシタを形成することにより。
、その上に誘電体膜、対向電極となる導電膜を成長して
キャパシタを形成することにより。
キャパシタ面積を増加させて容量の増大をはかったもの
である。
である。
さらに、Ｗ膜とその上に形成する誘電体膜との接着性を
向上するため、−膜の凹凸面に沿って薄く第２のポリシ
リコン膜を成長し、その上に誘電体膜を成長するとキャ
パシタ形成が一層容易となる。
向上するため、−膜の凹凸面に沿って薄く第２のポリシ
リコン膜を成長し、その上に誘電体膜を成長するとキャ
パシタ形成が一層容易となる。
第１図（ａ）〜（ｄ）は実施例を工程１唾に説明する断
面図である。
面図である。
第１ｅ（ａ）において、半導体基板としてｐ型シリコン
（ｐ−３ｉ）基板１１の素子分離領域に分離絶縁膜１２
を形成し５選択トランジスタのワードライン１５及びソ
ースドレイン領域１３．１４を形成する。
（ｐ−３ｉ）基板１１の素子分離領域に分離絶縁膜１２
を形成し５選択トランジスタのワードライン１５及びソ
ースドレイン領域１３．１４を形成する。
その上に、気相成長の二酸化シリコン
（ＣＶＤ ＳｉＯ□）膜１６を成長し、この膜に蓄積電
極接続用のストレージコンタクトホールＳＣを開口する
。
極接続用のストレージコンタクトホールＳＣを開口する
。
次いで、上記の開口を覆って厚さ１０００人のポリシリ
コン膜１７を成長し、この上に厚さ５００人の凹凸面を
有する警膜１８を成長する。
コン膜１７を成長し、この上に厚さ５００人の凹凸面を
有する警膜１８を成長する。
この場合、ポリシリコンの成長条件は１反応ガスとして
ＳｉＨ４を用い、これを０．Ｉ Ｔｏｒｒに減圧した雰
囲気中で基板温度を６２５”Ｃにして行う。
ＳｉＨ４を用い、これを０．Ｉ Ｔｏｒｒに減圧した雰
囲気中で基板温度を６２５”Ｃにして行う。
この場合、ｔｌｌの成長条件は９反応ガスとしてＷＦ６
． ｔ（ｚ＋ （ＳｉＨ４）を用い、これを０．Ｉ Ｔ
ｏｒｒに減圧した雰囲気中で基板温度を３００〜４５０
°Ｃにして行う。
． ｔ（ｚ＋ （ＳｉＨ４）を用い、これを０．Ｉ Ｔ
ｏｒｒに減圧した雰囲気中で基板温度を３００〜４５０
°Ｃにして行う。
この際、Ｗ膜の表面を凹凸にするためには、誉膜の成長
を水素還元反応により高温（４００〜４５０’Ｃ）で行
うようにする。
を水素還元反応により高温（４００〜４５０’Ｃ）で行
うようにする。
第１図（ｂ）において、これらの膜、匈膜１８とポリシ
リコン膜１７をパターニングして蓄積電極（下層電極）
を形成する。
リコン膜１７をパターニングして蓄積電極（下層電極）
を形成する。
次いで、基板上全面に誘電体膜として厚さ７０人の気相
成長の窒化シリコン（ＣＶＤ ５ｉＪ４） Ｆ１１９と
対向電極として厚さ１０００人のポリシリコン膜２０を
成長する。
成長の窒化シリコン（ＣＶＤ ５ｉＪ４） Ｆ１１９と
対向電極として厚さ１０００人のポリシリコン膜２０を
成長する。
この場合、 Ｓｉ３Ｎ４の成長条件は５反応ガスとして
５ｉＨｚＣ１２（または５ｉＨＣｂ） とＮＨ，を用
い、これをＩ Ｔｏｒｒに減圧した雰囲気中で基板温度
を７７５°Ｃにして行う。
５ｉＨｚＣ１２（または５ｉＨＣｂ） とＮＨ，を用
い、これをＩ Ｔｏｒｒに減圧した雰囲気中で基板温度
を７７５°Ｃにして行う。
第１図（Ｃ）において、ポリシリコン膜２０をパターニ
ングして対向電極（上層電極）とし、その上に層間絶縁
膜としてＣＶＤ ＳｉＯ□膜２１を成長し、ビットライ
ン用のコンタクトホールＢＣを形成する。
ングして対向電極（上層電極）とし、その上に層間絶縁
膜としてＣＶＤ ＳｉＯ□膜２１を成長し、ビットライ
ン用のコンタクトホールＢＣを形成する。
第１図（ｄ）において、 ＡＩ膜でビットライン２２を
形成し、その上にカバー絶縁膜としてりん珪酸ガラス（
ＰＳＧ）膜２３を成長する。
形成し、その上にカバー絶縁膜としてりん珪酸ガラス（
ＰＳＧ）膜２３を成長する。
実施例では、第１図（ａ）において、ポリシリコン膜１
７とＷ Ｍ１８を全面成長してパターニングしたが。
７とＷ Ｍ１８を全面成長してパターニングしたが。
ポリシリコン膜１７を先にパターニングして誓膜１８を
その上に選択成長してもよい。
その上に選択成長してもよい。
また、実施例では凹凸面を持つ讐膜１８の上に直かにＳ
ｉ３Ｎ、膜１９を成長したが、 Ｓｉ：＋Ｎａ膜とＷ膜
の接着性をよくするために、これらの層の間に厚さ金属
度の第２のポリシリコン膜を介在させてもよい。
ｉ３Ｎ、膜１９を成長したが、 Ｓｉ：＋Ｎａ膜とＷ膜
の接着性をよくするために、これらの層の間に厚さ金属
度の第２のポリシリコン膜を介在させてもよい。
また、実施例ではり膜１８の下側全面にポリシリコン膜
１７を敷いたが、−膜１８だけで蓄積電極を形成しても
よい。ただし、この場合は基板とのコンタクト部のみに
誓とＳｉの反応阻止層としてポリシリコン膜を敷くのが
望ましい。
１７を敷いたが、−膜１８だけで蓄積電極を形成しても
よい。ただし、この場合は基板とのコンタクト部のみに
誓とＳｉの反応阻止層としてポリシリコン膜を敷くのが
望ましい。
以上説明したように本発明によれば、現状の簡単なスタ
ック構造のまま、容量を増大させることができる。
ック構造のまま、容量を増大させることができる。
この結果、 ＤＲＡＭの放射線によるソフトエラーが低
減できる。
減できる。
第１図（ａ）〜（ｄ）は実施例を工程順に説明する断面
図である。 第２図は従来例によるキャパシタを説明する断面図であ
る。 図おいて。 １１は半導体基板。 １２は分離酸化膜。 １３、１４はソースドレイン領域。 １５はワードライン（ゲート）。 １６、２１は層間絶縁膜。 １７は蓄積電極（下層電極）でポリシリコン膜。 １８は蓄積電極（下層電極）で 凹凸面を有する一膜。 １９は誘電体膜。 ２０は対向電極（上層電極）。 ２２はビットライン。 ２３はカバー絶縁膜である。 実ａａｑの断面図 第 １ ｌ
図である。 第２図は従来例によるキャパシタを説明する断面図であ
る。 図おいて。 １１は半導体基板。 １２は分離酸化膜。 １３、１４はソースドレイン領域。 １５はワードライン（ゲート）。 １６、２１は層間絶縁膜。 １７は蓄積電極（下層電極）でポリシリコン膜。 １８は蓄積電極（下層電極）で 凹凸面を有する一膜。 １９は誘電体膜。 ２０は対向電極（上層電極）。 ２２はビットライン。 ２３はカバー絶縁膜である。 実ａａｑの断面図 第 １ ｌ
Claims (4)
- （１）少なくとも表面にタングステンが露出し、該表面
に凹凸が形成されている下層電極と、 該下層電極表面に重ねて形成され、表面に凹凸を有する
誘電体膜と、 該誘電体膜表面に重ねて形成され、該下層電極とは電気
的に直接接しない上層電極 とを有することを特徴とする半導体装置 - （２）素子形成面に、少なくとも表面にタングステンが
露出し、該表面に凹凸が形成されるように下層電極を形
成する工程と、 該下層電極表面に重ね、かつ表面に凹凸を有してなるよ
うに、誘電体膜を形成する工程と、該誘電体膜表面に重
ね、かつ該下層配線とは電気的に直接接しないように上
層電極を形成する工程 とを有することを特徴とする半導体装置の製造方法。 - （３）前記下層電極を形成する工程が、前記素子形成面
上にポリシリコン膜（１７）とタングステン膜（１８）
と第２のポリシリコン膜を順に成長して下層電極を形成
することを特徴とする請求項２記載の半導体装置の製造
方法。 - （４）前記下層電極を形成する工程が、前記素子形成面
上にタングステン膜（１８）を成長して下層電極を形成
することを特徴とする請求項２記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160304A JPH0451564A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160304A JPH0451564A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0451564A true JPH0451564A (ja) | 1992-02-20 |
Family
ID=15712064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160304A Pending JPH0451564A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0451564A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629465A (ja) * | 1992-05-12 | 1994-02-04 | Internatl Business Mach Corp <Ibm> | コンデンサ及びその製造方法 |
| WO1999065063A3 (de) * | 1998-06-10 | 2000-03-16 | Siemens Ag | Speicherkondensator für dram |
| KR100295258B1 (ko) * | 1993-12-28 | 2001-09-17 | 가네꼬 히사시 | 캐패시턴스를증가시킨캐패시터구조를갖고있는반도체집적회로디바이스및그제조방법 |
-
1990
- 1990-06-19 JP JP2160304A patent/JPH0451564A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629465A (ja) * | 1992-05-12 | 1994-02-04 | Internatl Business Mach Corp <Ibm> | コンデンサ及びその製造方法 |
| KR100295258B1 (ko) * | 1993-12-28 | 2001-09-17 | 가네꼬 히사시 | 캐패시턴스를증가시킨캐패시터구조를갖고있는반도체집적회로디바이스및그제조방법 |
| WO1999065063A3 (de) * | 1998-06-10 | 2000-03-16 | Siemens Ag | Speicherkondensator für dram |
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