JPH0629465A - コンデンサ及びその製造方法 - Google Patents
コンデンサ及びその製造方法Info
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- JPH0629465A JPH0629465A JP5086423A JP8642393A JPH0629465A JP H0629465 A JPH0629465 A JP H0629465A JP 5086423 A JP5086423 A JP 5086423A JP 8642393 A JP8642393 A JP 8642393A JP H0629465 A JPH0629465 A JP H0629465A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
- H10D1/712—Electrodes having non-planar surfaces, e.g. formed by texturisation being rough surfaces, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/964—Roughened surface
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 セルを大きくすることなくキャパシタンスを
大幅に高めるように表面が粗いコンデンサ構造を提供す
る。 【構成】 コンデンサは、基板表面に形成され粗面化表
面を有する格子ミスマッチ結晶物質層１８を含む第１コ
ンデンサ・プレート１７、１８、２０を有する。第１コ
ンデンサ・プレート上には、絶縁物質層２２が形成され
る。絶縁物質層２２上には、導電物質層２４を含む第２
コンデンサ・プレートが形成される。
大幅に高めるように表面が粗いコンデンサ構造を提供す
る。 【構成】 コンデンサは、基板表面に形成され粗面化表
面を有する格子ミスマッチ結晶物質層１８を含む第１コ
ンデンサ・プレート１７、１８、２０を有する。第１コ
ンデンサ・プレート上には、絶縁物質層２２が形成され
る。絶縁物質層２２上には、導電物質層２４を含む第２
コンデンサ・プレートが形成される。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には半導体デバ
イス構造とその製造に関し、特に粗面単結晶プレートに
関する。
イス構造とその製造に関し、特に粗面単結晶プレートに
関する。
【０００２】
【従来の技術】メモリ・セル、なかでもダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）セルの小型化
が進むと電荷の蓄積が難しくなる。セルの小型化が進め
ばコンデンサの小型化も進み、電荷の蓄積量が少なくな
る。その結果、回路ノイズが蓄積された電荷に打ち勝
ち、メモリ・セルからのデータの信頼性が失われる。
ランダム・アクセス・メモリ（ＤＲＡＭ）セルの小型化
が進むと電荷の蓄積が難しくなる。セルの小型化が進め
ばコンデンサの小型化も進み、電荷の蓄積量が少なくな
る。その結果、回路ノイズが蓄積された電荷に打ち勝
ち、メモリ・セルからのデータの信頼性が失われる。
【０００３】セルの大きさに影響を与えることなく、あ
るいは影響を最少限度にして、キャパシタンスと蓄積電
荷を増加させるためにいくつかの手法が用いられてい
る。
るいは影響を最少限度にして、キャパシタンスと蓄積電
荷を増加させるためにいくつかの手法が用いられてい
る。
【０００４】こうした手法の１つはトレンチ（溝）コン
デンサを用いる。半導体基板の方へ伸びたトレンチの壁
面にコンデンサ・プレートが形成される。このようなト
レンチ・コンデンサはトレンチの垂直壁面上の領域を用
いて、基板上のセルのサイズまたは占有面積を大きくせ
ずにキャパシタンスを大きくする（一例としてW．P．No
bleらによるIEDM 1987、pp．340-343を参照のこと）。
デンサを用いる。半導体基板の方へ伸びたトレンチの壁
面にコンデンサ・プレートが形成される。このようなト
レンチ・コンデンサはトレンチの垂直壁面上の領域を用
いて、基板上のセルのサイズまたは占有面積を大きくせ
ずにキャパシタンスを大きくする（一例としてW．P．No
bleらによるIEDM 1987、pp．340-343を参照のこと）。
【０００５】盛り上がったメサ（平頂丘）上にコンデン
サを形成する方法ではトレンチ・コンデンサと同じ結果
が得られる（H．ArimaらによるIEDM 1991、pp．651-654
を参照）。
サを形成する方法ではトレンチ・コンデンサと同じ結果
が得られる（H．ArimaらによるIEDM 1991、pp．651-654
を参照）。
【０００６】またトレンチやメサのコンデンサと似た方
式に積層コンデンサがある。積層コンデンサ環境ではセ
ル上にコンデンサ・プレートが重ねられ、ここでも占有
面積を大きくすることなく、あるいは最少限度の増加に
とどめて、キャパシタンスと蓄積電荷が増加される。
式に積層コンデンサがある。積層コンデンサ環境ではセ
ル上にコンデンサ・プレートが重ねられ、ここでも占有
面積を大きくすることなく、あるいは最少限度の増加に
とどめて、キャパシタンスと蓄積電荷が増加される。
【０００７】特開平１−２８３８６０号公報はトレンチ
・コンデンサ内の円錐構造の形成について述べている。
円錐上にコンデンサ・プレートが形成され、プレートの
面積が大きくなる。この構造ではコンデンサ面を程よく
増加させることができるが（すなわち２ｘ）、その再現
性は円錐を形成するエッチング・ステップに大きく依存
する。また実際にトレンチの幅が狭くなると（たとえば
０．８μｍ未満）、かかる円錐をトレンチ内に形成する
のは極めて困難になる。通常、ポリシリコンの化学的気
相成長法（ＣＶＤ）は共形度のかなり高いプロセスであ
るため、そのような円錐の形成には不適切である。シリ
コンの円錐はトレンチが充分に広ければ（たとえば＞
１．０μｍ）スパッタリング・プロセスによってトレン
チ内に形成できる。トレンチ幅が狭くなるとスパッタリ
ングされたシリコンは、トレンチ上部の開口をほとんど
閉じてしまう傾向があり、円錐の形成は難しくなるか、
または不可能になる。
・コンデンサ内の円錐構造の形成について述べている。
円錐上にコンデンサ・プレートが形成され、プレートの
面積が大きくなる。この構造ではコンデンサ面を程よく
増加させることができるが（すなわち２ｘ）、その再現
性は円錐を形成するエッチング・ステップに大きく依存
する。また実際にトレンチの幅が狭くなると（たとえば
０．８μｍ未満）、かかる円錐をトレンチ内に形成する
のは極めて困難になる。通常、ポリシリコンの化学的気
相成長法（ＣＶＤ）は共形度のかなり高いプロセスであ
るため、そのような円錐の形成には不適切である。シリ
コンの円錐はトレンチが充分に広ければ（たとえば＞
１．０μｍ）スパッタリング・プロセスによってトレン
チ内に形成できる。トレンチ幅が狭くなるとスパッタリ
ングされたシリコンは、トレンチ上部の開口をほとんど
閉じてしまう傾向があり、円錐の形成は難しくなるか、
または不可能になる。
【０００８】Kanetakiらによる米国特許第４９０６５９
０号明細書はトレンチ・コンデンサの形成方法を示して
いる。トレンチ内に塗布されたフォトレジストは、定在
光波強度で露光される。露光されたフォトレジストが現
像されてパターンの形成されたマスクが残り、このマス
クがトレンチの側壁内に規則的に並んだ窪みのエッチン
グに用いられる。コンデンサ・プレートはトレンチ内に
形成され、側壁の粗面によってプレート面が大きくな
る。
０号明細書はトレンチ・コンデンサの形成方法を示して
いる。トレンチ内に塗布されたフォトレジストは、定在
光波強度で露光される。露光されたフォトレジストが現
像されてパターンの形成されたマスクが残り、このマス
クがトレンチの側壁内に規則的に並んだ窪みのエッチン
グに用いられる。コンデンサ・プレートはトレンチ内に
形成され、側壁の粗面によってプレート面が大きくな
る。
【０００９】Fatula、Jr．らによる米国特許第４３９７
０７５号明細書はＦＥＴメモリ・セルの形成方法を示し
ている。トレンチ内に幅の広い井戸を形成するために湿
式エッチングが用いられる。これによりセル・コンデン
サは加工されていないトレンチ内に形成されたコンデン
サに比べて大きくなる。
０７５号明細書はＦＥＴメモリ・セルの形成方法を示し
ている。トレンチ内に幅の広い井戸を形成するために湿
式エッチングが用いられる。これによりセル・コンデン
サは加工されていないトレンチ内に形成されたコンデン
サに比べて大きくなる。
【００１０】小型化の進むコンデンサ内の電荷の蓄積の
問題に応えるために、コンデンサ・プレートを組織化す
ることによって、電荷蓄積領域を大きくする方法が提案
されている。Hayashide、Y．らによる"Fabrication of
Storage Capacitance-Enhanced Capacitors with a Rou
gh Electrode"、Extended Abstracts of the22nd Confe
rence on Solid State Devices and Materials、Senda
i、1990、pgs．869-872は基板上にポリシリコン膜を形
成する方法を示している。この方法では組織化の進んだ
表面が得られる。このプロセスは５８０℃の低圧の化学
的気相成長法（ＬＰＣＶＤ）による。
問題に応えるために、コンデンサ・プレートを組織化す
ることによって、電荷蓄積領域を大きくする方法が提案
されている。Hayashide、Y．らによる"Fabrication of
Storage Capacitance-Enhanced Capacitors with a Rou
gh Electrode"、Extended Abstracts of the22nd Confe
rence on Solid State Devices and Materials、Senda
i、1990、pgs．869-872は基板上にポリシリコン膜を形
成する方法を示している。この方法では組織化の進んだ
表面が得られる。このプロセスは５８０℃の低圧の化学
的気相成長法（ＬＰＣＶＤ）による。
【００１１】Watanabe、H．らによる"A New Stacked Ca
pacitor Structure UsingHemispherical-Grain（HSG）P
oly-Silicon Electrodes"、Extended Abstractsof the
22nd Conference on Solid State Devices and Materia
ls、Sendai、1990、pgs．873-876は６００℃のＬＰＣＶ
Ｄで形成された粗面のポリシリコン記憶電極を含む６４
メガビットＤＲＡＭ記憶セルを示している。
pacitor Structure UsingHemispherical-Grain（HSG）P
oly-Silicon Electrodes"、Extended Abstractsof the
22nd Conference on Solid State Devices and Materia
ls、Sendai、1990、pgs．873-876は６００℃のＬＰＣＶ
Ｄで形成された粗面のポリシリコン記憶電極を含む６４
メガビットＤＲＡＭ記憶セルを示している。
【００１２】上記のHayashideとWatanabe の方法はいず
れも温度依存性が高いという難点があり、プロセスの再
現性が問題になる。
れも温度依存性が高いという難点があり、プロセスの再
現性が問題になる。
【００１３】結局、小型化が進むメモリ・セルに充分な
蓄積電荷を与えるという問題は認識されてはいるが、こ
れまでの解決法には大きな欠点がある。トレンチ、積
層、メサいずれのコンデンサ構造も、小型化、高容量化
の進むメモリ・セルに充分なコンデンサ領域を設けてい
ない。トレンチの形状を変えるプロセスでは（すなわ
ち、井戸や窪みを設けることによって）、コンデンサ領
域を比較的小規模に増加させるためにさえも処理を多く
しなければならない。現在提案されているような組織化
表面を用いるには、プロセス許容差を厳しくしなければ
ならず、その場合はコンデンサ領域を均一に再現するの
が困難になる。たとえば組織化ポリシリコン表面の形成
では、一般に温度範囲を狭く（たとえば５７０℃乃至５
９０℃）しなければならない。したがって、後プロセス
の選択肢としては温度を下げることしかなくなる。後プ
ロセスで温度を上げることは表面粗度を下げることにな
るからである。
蓄積電荷を与えるという問題は認識されてはいるが、こ
れまでの解決法には大きな欠点がある。トレンチ、積
層、メサいずれのコンデンサ構造も、小型化、高容量化
の進むメモリ・セルに充分なコンデンサ領域を設けてい
ない。トレンチの形状を変えるプロセスでは（すなわ
ち、井戸や窪みを設けることによって）、コンデンサ領
域を比較的小規模に増加させるためにさえも処理を多く
しなければならない。現在提案されているような組織化
表面を用いるには、プロセス許容差を厳しくしなければ
ならず、その場合はコンデンサ領域を均一に再現するの
が困難になる。たとえば組織化ポリシリコン表面の形成
では、一般に温度範囲を狭く（たとえば５７０℃乃至５
９０℃）しなければならない。したがって、後プロセス
の選択肢としては温度を下げることしかなくなる。後プ
ロセスで温度を上げることは表面粗度を下げることにな
るからである。
【００１４】
【発明が解決しようとする課題】本発明の目的は、デバ
イス全体を大きくすることなく、且つ半導体のデバイス
及びプロセスとの対応を維持しながら、適切なサイズの
コンデンサを形成する改良された新しいプロセスを提供
することである。
イス全体を大きくすることなく、且つ半導体のデバイス
及びプロセスとの対応を維持しながら、適切なサイズの
コンデンサを形成する改良された新しいプロセスを提供
することである。
【００１５】本発明の目的は、制約的なプロセス制御要
因に依存することなく、均一な再現性を有するコンデン
サ形成プロセスを提供することである。
因に依存することなく、均一な再現性を有するコンデン
サ形成プロセスを提供することである。
【００１６】本発明の目的は、半導体メモリ・セルのコ
ンデンサを形成するプロセスを提供することである。
ンデンサを形成するプロセスを提供することである。
【００１７】本発明の目的は、上述のプロセスを用いて
改良された新しいコンデンサ構造を提供することであ
る。
改良された新しいコンデンサ構造を提供することであ
る。
【００１８】本発明の目的は、上述のコンデンサ構造を
採用した改良された新しい半導体メモリ・セルを提供す
ることである。
採用した改良された新しい半導体メモリ・セルを提供す
ることである。
【００１９】
【課題を解決するための手段】本発明のコンデンサは、
基板の表面に形成され粗面化表面を有する格子ミスマッ
チ結晶物質層を含む第１コンデンサ・プレートを持つ。
第１コンデンサ・プレート上に絶縁物質層が形成され
る。絶縁物質層上に、導電物質層を含む第２コンデンサ
・プレートが形成される。
基板の表面に形成され粗面化表面を有する格子ミスマッ
チ結晶物質層を含む第１コンデンサ・プレートを持つ。
第１コンデンサ・プレート上に絶縁物質層が形成され
る。絶縁物質層上に、導電物質層を含む第２コンデンサ
・プレートが形成される。
【００２０】
【実施例】各図を参照する。図１は主表面に四角形状
（断面）のトレンチ１２を含む半導体基板１０を示す。
基板１０はｐ型シリコンが望ましく、たとえば結晶配向
が＜１００＞、抵抗率が約０．０１Ω／□である。基板
１０は誘電物質の層１６、たとえば酸化物層、窒化物
層、または酸化物、窒化物、及び酸化物の複合層で覆わ
れる。トレンチ１２はマスキング、及び層１６をマスク
として用いた適当なエッチング剤による異方性エッチン
グなど従来のプロセスで形成される。
（断面）のトレンチ１２を含む半導体基板１０を示す。
基板１０はｐ型シリコンが望ましく、たとえば結晶配向
が＜１００＞、抵抗率が約０．０１Ω／□である。基板
１０は誘電物質の層１６、たとえば酸化物層、窒化物
層、または酸化物、窒化物、及び酸化物の複合層で覆わ
れる。トレンチ１２はマスキング、及び層１６をマスク
として用いた適当なエッチング剤による異方性エッチン
グなど従来のプロセスで形成される。
【００２１】本発明に従って、トレンチ１２の側壁と底
部をつなぐｎ＋拡散層１７が形成され、これで本発明の
コンデンサが最後に形成されたときにグランド・プレー
トの一部が形成される。層１７は従来の手段によって形
成できる。たとえばトレンチ１２にｎ＋ドープのガラス
（図示なし）を埋め込み、アニール処理すればガラス内
のドーパントがトレンチの側壁と底部に向かう。残りの
ガラスは湿式または乾式エッチング・プロセスで除去さ
れる。層１７の表面にはヘテロエピタキシによりゲルマ
ニウム層１８が被着され、粗い上表面１８が形成される
（図４の拡大図参照）。層１８は好適には３５０ 未満
の厚みに形成され、４００℃を超える温度、超高真空範
囲１乃至５０ｍＴｏｒｒの圧力下で、ヘリウム中のソー
ス・ガスとしてＧｅＨ4 を約３０ｓｃｃｍで用いて、Ｃ
ＶＤにより形成することができる。
部をつなぐｎ＋拡散層１７が形成され、これで本発明の
コンデンサが最後に形成されたときにグランド・プレー
トの一部が形成される。層１７は従来の手段によって形
成できる。たとえばトレンチ１２にｎ＋ドープのガラス
（図示なし）を埋め込み、アニール処理すればガラス内
のドーパントがトレンチの側壁と底部に向かう。残りの
ガラスは湿式または乾式エッチング・プロセスで除去さ
れる。層１７の表面にはヘテロエピタキシによりゲルマ
ニウム層１８が被着され、粗い上表面１８が形成される
（図４の拡大図参照）。層１８は好適には３５０ 未満
の厚みに形成され、４００℃を超える温度、超高真空範
囲１乃至５０ｍＴｏｒｒの圧力下で、ヘリウム中のソー
ス・ガスとしてＧｅＨ4 を約３０ｓｃｃｍで用いて、Ｃ
ＶＤにより形成することができる。
【００２２】本発明のこの実施例は、Ｇｅ層１８を拡散
層１７に被着するものとして説明しているが、一般的に
は"島"または高粗度の表面を形成するような条件下の、
格子ミスマッチの結晶物質の成長として説明される。"
格子ミスマッチの結晶物質"とはその下の層に対して格
子がミスマッチした結晶物質をいう。この下層は本発明
の実施例では、ｐ型シリコンから成る基板１０である。
このような被着がシリコン上でゲルマニウムを使って行
なわれるとき、島を形成する効果は一般にはストランス
キー・クラスタナウ・メカニズムの結果と認められる。
層１７に被着するものとして説明しているが、一般的に
は"島"または高粗度の表面を形成するような条件下の、
格子ミスマッチの結晶物質の成長として説明される。"
格子ミスマッチの結晶物質"とはその下の層に対して格
子がミスマッチした結晶物質をいう。この下層は本発明
の実施例では、ｐ型シリコンから成る基板１０である。
このような被着がシリコン上でゲルマニウムを使って行
なわれるとき、島を形成する効果は一般にはストランス
キー・クラスタナウ・メカニズムの結果と認められる。
【００２３】シリコン上のゲルマニウムの成長について
はW．J．Varhueらによる"SurfaceMorphology of Epitax
ial Ge on Si Grown by Plasma Enhanced Chemical Vap
orDeposition、"Proceedings of the First Topical Sy
mposium of SiliconBased Heterostructures、Toront
o、8-10 October 1990、pgs．26-28を参照されたい。こ
れはプラズマＣＶＤを用いたＳｉ上のＧｅのヘテロエピ
タキシャル成長について述べている。VarhueはＧｅ原子
の運動率を高める（これは電力や被着温度を上げること
によって可能）ことによって、３次元成長及び高粗度の
表面が得られることを示している。Varhueは同様の結果
について述べたこの分野の他の技術の代表者である。層
１８は分子ビーム・エピタキシによっても形成すること
ができる。
はW．J．Varhueらによる"SurfaceMorphology of Epitax
ial Ge on Si Grown by Plasma Enhanced Chemical Vap
orDeposition、"Proceedings of the First Topical Sy
mposium of SiliconBased Heterostructures、Toront
o、8-10 October 1990、pgs．26-28を参照されたい。こ
れはプラズマＣＶＤを用いたＳｉ上のＧｅのヘテロエピ
タキシャル成長について述べている。VarhueはＧｅ原子
の運動率を高める（これは電力や被着温度を上げること
によって可能）ことによって、３次元成長及び高粗度の
表面が得られることを示している。Varhueは同様の結果
について述べたこの分野の他の技術の代表者である。層
１８は分子ビーム・エピタキシによっても形成すること
ができる。
【００２４】本発明では、他の格子ミスマッチ結晶物
質、たとえばガリウムひ素（ＧａＡｓ）や金属シリサイ
ドなども層１８のゲルマニウムに代えられる。また、基
板としてはシリコンに加えて、二酸化シリコンも使用で
きる。
質、たとえばガリウムひ素（ＧａＡｓ）や金属シリサイ
ドなども層１８のゲルマニウムに代えられる。また、基
板としてはシリコンに加えて、二酸化シリコンも使用で
きる。
【００２５】図２を参照する。導電物質層２０（好適に
はその場でドープされたポリシリコン）は、上記構造上
及びトレンチ１２内に、５００ ±１００ の厚みまで
共形に被着される。層２０はたとえば従来のＣＶＤプロ
セスで形成できる。層２０が比較的薄い状態に保たれれ
ば（厚み約８００ 未満）、層の上表面の粗度は、上の
導電層にも再現される。
はその場でドープされたポリシリコン）は、上記構造上
及びトレンチ１２内に、５００ ±１００ の厚みまで
共形に被着される。層２０はたとえば従来のＣＶＤプロ
セスで形成できる。層２０が比較的薄い状態に保たれれ
ば（厚み約８００ 未満）、層の上表面の粗度は、上の
導電層にも再現される。
【００２６】図３を参照する。絶縁物質層２２（好適に
は２酸化シリコン（ＳｉＯ2 ））は約１００ の厚みま
で共形に形成される。層２２はたとえば従来の熱酸化や
高圧酸化のプロセスによって形成できる。また、酸化物
の層と窒化物の層からあるいは酸化物、窒化物、及び酸
化物の層から形成された複合層とすることもできる。層
２２は層１８の上表面で生じる粗度を再現するような薄
さに保たれるが、後に形成されるコンデンサ内の絶縁体
として、信頼性を損なわずに機能する程度の厚みであ
る。説明の便宜上、層１８の上表面を起点とする粗面
（図４）はここでも、層２２の上表面に再現されるよう
に示している。
は２酸化シリコン（ＳｉＯ2 ））は約１００ の厚みま
で共形に形成される。層２２はたとえば従来の熱酸化や
高圧酸化のプロセスによって形成できる。また、酸化物
の層と窒化物の層からあるいは酸化物、窒化物、及び酸
化物の層から形成された複合層とすることもできる。層
２２は層１８の上表面で生じる粗度を再現するような薄
さに保たれるが、後に形成されるコンデンサ内の絶縁体
として、信頼性を損なわずに機能する程度の厚みであ
る。説明の便宜上、層１８の上表面を起点とする粗面
（図４）はここでも、層２２の上表面に再現されるよう
に示している。
【００２７】図３で導電物質層２４（好適にはその場で
ドープされたポリシリコン）は、約３，０００ の厚み
まで共形に被着される。層２４はたとえば従来のＣＶＤ
プロセスによって形成できる。図３に示すとおり、層２
４は事実上、開口１２を充填し、層２２の粗い上表面に
共形に形成される。図５に層１８から始まり、層２２の
上表面にまで伸びる組織化表面を含む拡大図を示した。
ドープされたポリシリコン）は、約３，０００ の厚み
まで共形に被着される。層２４はたとえば従来のＣＶＤ
プロセスによって形成できる。図３に示すとおり、層２
４は事実上、開口１２を充填し、層２２の粗い上表面に
共形に形成される。図５に層１８から始まり、層２２の
上表面にまで伸びる組織化表面を含む拡大図を示した。
【００２８】このようにして、拡散層１７、ゲルマニウ
ム層１８及びポリシリコン層２０から成る第１の導電プ
レート（グランド用）と、絶縁層２２と、ポリシリコン
層２４より成る第２の導電プレート（ノード用）を持つ
コンデンサ２５が形成される。ここで分かるように、こ
のコンデンサはトレンチ１２内に形成されているように
示しているが、平坦な、あるいは盛り上がったメサ表面
上に、もしくは必要な層／物質が被着できる任意の表面
構造に形成することができる。
ム層１８及びポリシリコン層２０から成る第１の導電プ
レート（グランド用）と、絶縁層２２と、ポリシリコン
層２４より成る第２の導電プレート（ノード用）を持つ
コンデンサ２５が形成される。ここで分かるように、こ
のコンデンサはトレンチ１２内に形成されているように
示しているが、平坦な、あるいは盛り上がったメサ表面
上に、もしくは必要な層／物質が被着できる任意の表面
構造に形成することができる。
【００２９】通常の半導体製造環境では、本発明に従っ
て形成されたコンデンサ２５のキャパシタンスは、制御
性、再現性が高いことが確認された。たとえば、マルチ
・チャンバのいわゆる"クラスタ"ツールを用いること
で、コンデンサ２５を真空環境から除外することなく導
電物質層１８、２０を被着できる。上述のようにここで
説明しているプロセスでは、トレンチ内の側壁や盛り上
がったメサ上などにコンデンサを形成することができ
る。さらに、ゲルマニウムを加えることは、シリコン、
ゲルマニウム、及びポリシリコンの導電物質層１７、１
８、２０それぞれの電気接触特性を改良する効果があ
る。
て形成されたコンデンサ２５のキャパシタンスは、制御
性、再現性が高いことが確認された。たとえば、マルチ
・チャンバのいわゆる"クラスタ"ツールを用いること
で、コンデンサ２５を真空環境から除外することなく導
電物質層１８、２０を被着できる。上述のようにここで
説明しているプロセスでは、トレンチ内の側壁や盛り上
がったメサ上などにコンデンサを形成することができ
る。さらに、ゲルマニウムを加えることは、シリコン、
ゲルマニウム、及びポリシリコンの導電物質層１７、１
８、２０それぞれの電気接触特性を改良する効果があ
る。
【００３０】本発明はコンデンサの形成について説明し
てきたが、ここで本発明をＤＲＡＭメモリ・セルの形成
に応用する例について述べる。
てきたが、ここで本発明をＤＲＡＭメモリ・セルの形成
に応用する例について述べる。
【００３１】図６を参照する。ダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）セル３０はコンデンサ
２５^ に接続された電界効果トランジスタ（ＦＥＴ）３
２を含む。コンデンサ２５^ は図３のものと同様である
が、酸化物層１６^ はトレンチ１２の上部まわりのカラ
ーとしてのみ形成され、基板１０の水平面１４には伸び
ていない。酸化物層１６^ は周知のようにノード３６、
１７を電気的に分離するように働く。酸化物層１６^ は
トレンチ１２を部分的にエッチングし、側壁上に約５０
０ の厚みまで酸化物を成長させることによって形成で
きる。トレンチ１２はさらにエッチングされ、トレンチ
１２の下部から酸化物が取除かれる。グランド導電プレ
ート（導電物質層）１７、１８、２０は、図１乃至図３
に示した本発明の実施例に関して説明したのと同じ方法
で形成される。厚みのある半埋込み酸化物３３はほぼＤ
ＲＡＭセル３０を取り囲み、基板１０上の他の半導体デ
バイス（図示なし）に対してセルを電気的に分離する。
なお、簡略化のため、Ｇｅ層１８の粗面化表面の図示は
省略している。
・アクセス・メモリ（ＤＲＡＭ）セル３０はコンデンサ
２５^ に接続された電界効果トランジスタ（ＦＥＴ）３
２を含む。コンデンサ２５^ は図３のものと同様である
が、酸化物層１６^ はトレンチ１２の上部まわりのカラ
ーとしてのみ形成され、基板１０の水平面１４には伸び
ていない。酸化物層１６^ は周知のようにノード３６、
１７を電気的に分離するように働く。酸化物層１６^ は
トレンチ１２を部分的にエッチングし、側壁上に約５０
０ の厚みまで酸化物を成長させることによって形成で
きる。トレンチ１２はさらにエッチングされ、トレンチ
１２の下部から酸化物が取除かれる。グランド導電プレ
ート（導電物質層）１７、１８、２０は、図１乃至図３
に示した本発明の実施例に関して説明したのと同じ方法
で形成される。厚みのある半埋込み酸化物３３はほぼＤ
ＲＡＭセル３０を取り囲み、基板１０上の他の半導体デ
バイス（図示なし）に対してセルを電気的に分離する。
なお、簡略化のため、Ｇｅ層１８の粗面化表面の図示は
省略している。
【００３２】ＦＥＴ３２のｎ＋型のドレイン領域３４と
ソース領域３６は、基板１０の表面１４に隣接し、チャ
ネル領域３８によって離隔される。ゲート電極３９（好
適には誘電体４０Ｂによって覆われたポリシリコン）
は、チャネル領域３８上でドレイン領域３４とソース領
域３６をまたぐように位置し、薄いゲート酸化物層４０
によってチャネルから絶縁される。厚い酸化物領域４０
Ａはゲート３９の側面を覆うスペーサを成す。
ソース領域３６は、基板１０の表面１４に隣接し、チャ
ネル領域３８によって離隔される。ゲート電極３９（好
適には誘電体４０Ｂによって覆われたポリシリコン）
は、チャネル領域３８上でドレイン領域３４とソース領
域３６をまたぐように位置し、薄いゲート酸化物層４０
によってチャネルから絶縁される。厚い酸化物領域４０
Ａはゲート３９の側面を覆うスペーサを成す。
【００３３】コンデンサ２５^ のゲルマニウム層１８は
ＦＥＴ３２のソース領域３６上に伸びてこれと電気的に
接触する。
ＦＥＴ３２のソース領域３６上に伸びてこれと電気的に
接触する。
【００３４】ＦＥＴ３２を形成するプロセスや方法は数
多くあり、ＦＥＴの構造は周知のとおりである。ＦＥＴ
３２を形成するプロセスそのものは本発明に関係しない
が、ここで選択されるプロセスはコンデンサ２５^ の形
成に対応するものである。たとえば以下のプロセス・ス
テップを用いてＤＲＡＭセル３０を形成することができ
る。
多くあり、ＦＥＴの構造は周知のとおりである。ＦＥＴ
３２を形成するプロセスそのものは本発明に関係しない
が、ここで選択されるプロセスはコンデンサ２５^ の形
成に対応するものである。たとえば以下のプロセス・ス
テップを用いてＤＲＡＭセル３０を形成することができ
る。
【００３５】１）関連領域がマスクされ、半埋込み絶縁
酸化物３３が従来の方法で形成される。 ２）コンデンサ２５^ が図１乃至図３について述べた方
法で形成され、層１８がソース領域３６に伸びてこれと
接触する。 ３）ドレイン領域３４とソース領域３６が形成されてほ
ぼ全面がマスクされる。 ４）関連領域が再びマスクされ、ＦＥＴ３２が完成す
る。
酸化物３３が従来の方法で形成される。 ２）コンデンサ２５^ が図１乃至図３について述べた方
法で形成され、層１８がソース領域３６に伸びてこれと
接触する。 ３）ドレイン領域３４とソース領域３６が形成されてほ
ぼ全面がマスクされる。 ４）関連領域が再びマスクされ、ＦＥＴ３２が完成す
る。
【００３６】ここで図７を参照する。ＤＲＡＭセル６０
のＦＥＴ３２とコンデンサ２５" は先に同様の符号で示
して説明した構造とほぼ同じである。ＤＲＡＭセル６０
がセル３０（図６）と異なる点は、コンデンサ２５" が
一部はＦＥＴ３２上に、一部は隣接するフィールド絶縁
酸化物３３上に配置されるという点である（先に図１乃
至図３で述べたトレンチ１２と対照的）。図７でも、Ｇ
ｅ層１８" の粗面化表面の図示は省略している。
のＦＥＴ３２とコンデンサ２５" は先に同様の符号で示
して説明した構造とほぼ同じである。ＤＲＡＭセル６０
がセル３０（図６）と異なる点は、コンデンサ２５" が
一部はＦＥＴ３２上に、一部は隣接するフィールド絶縁
酸化物３３上に配置されるという点である（先に図１乃
至図３で述べたトレンチ１２と対照的）。図７でも、Ｇ
ｅ層１８" の粗面化表面の図示は省略している。
【００３７】ＦＥＴ３２とコンデンサ２５" を形成する
方法は多く、当業者には周知のとおりであり、そのプロ
セス・ステップそのものは本発明に関係しない。一例と
して、ＤＲＡＭセル６０を形成するプロセス・ステップ
を以下に挙げる。
方法は多く、当業者には周知のとおりであり、そのプロ
セス・ステップそのものは本発明に関係しない。一例と
して、ＤＲＡＭセル６０を形成するプロセス・ステップ
を以下に挙げる。
【００３８】１）絶縁酸化物３３が従来の方法で形成さ
れ、構造全体がほぼマスクされる。 ２）ＦＥＴ３２が従来の方法で形成されてほぼマスクさ
れる。 ３）コンデンサ２５"の層１８"、２０"、２２"が形成さ
れ定義される（エッチングによって）。 ４）ポリシリコン層２４"が共形に被着され、これによ
り、コンデンサ２５"の第２プレートを形成すると共に
グランド・コンタクトを与える。
れ、構造全体がほぼマスクされる。 ２）ＦＥＴ３２が従来の方法で形成されてほぼマスクさ
れる。 ３）コンデンサ２５"の層１８"、２０"、２２"が形成さ
れ定義される（エッチングによって）。 ４）ポリシリコン層２４"が共形に被着され、これによ
り、コンデンサ２５"の第２プレートを形成すると共に
グランド・コンタクトを与える。
【００３９】このようにして表面の粗い改良された新し
いコンデンサ構造が得られ、セルの寸法（占有面積）を
大きくすることなくキャパシタンスが大幅に増加する。
この構造はヘテロエピタキシによって被着された格子ミ
スマッチ結晶物質を用い、半導体デバイスの形成に完全
に対応したプロセスにより粗い表面を与える。コンデン
サをトレンチ内に、または水平面やメサ型表面など他の
適切な表面構造上に形成することができる。
いコンデンサ構造が得られ、セルの寸法（占有面積）を
大きくすることなくキャパシタンスが大幅に増加する。
この構造はヘテロエピタキシによって被着された格子ミ
スマッチ結晶物質を用い、半導体デバイスの形成に完全
に対応したプロセスにより粗い表面を与える。コンデン
サをトレンチ内に、または水平面やメサ型表面など他の
適切な表面構造上に形成することができる。
【００４０】上述のコンデンサ構造とその製造方法は、
２つのタイプのＤＲＡＭセルに関して説明した。１つは
トレンチ・コンデンサを含み、もう１つは積層型で一般
には水平のコンデンサを含む。これらのセルを製造する
プロセスはいくつかある。かかるＤＲＡＭセルの利点や
改良点は、同じ領域またはより小さい領域で電荷の蓄積
能力を高めることをみれば明らかである。
２つのタイプのＤＲＡＭセルに関して説明した。１つは
トレンチ・コンデンサを含み、もう１つは積層型で一般
には水平のコンデンサを含む。これらのセルを製造する
プロセスはいくつかある。かかるＤＲＡＭセルの利点や
改良点は、同じ領域またはより小さい領域で電荷の蓄積
能力を高めることをみれば明らかである。
【００４１】本発明は、超大規模集積回路（ＶＬＳＩ）
の形成に、なかでも高密度メモリ・セルとＤＲＡＭセル
の形成に応用できる。
の形成に、なかでも高密度メモリ・セルとＤＲＡＭセル
の形成に応用できる。
【００４２】
【発明の効果】コンデンサ構造は表面が粗いので、セル
の寸法（占有面積）を大きくすることなくキャパシタン
スを大幅に高めることができ、またヘテロエピタキシに
よって被着された格子ミスマッチ結晶物質が用いられる
ため、半導体デバイスの形成に完全に対応したプロセス
で粗表面を形成することができる。
の寸法（占有面積）を大きくすることなくキャパシタン
スを大幅に高めることができ、またヘテロエピタキシに
よって被着された格子ミスマッチ結晶物質が用いられる
ため、半導体デバイスの形成に完全に対応したプロセス
で粗表面を形成することができる。
【図１】本発明に従って形成されたトレンチ・コンデン
サの断面図である。
サの断面図である。
【図２】本発明に従って形成されたトレンチ・コンデン
サの断面図である。
サの断面図である。
【図３】本発明に従って形成されたトレンチ・コンデン
サの断面図である。
サの断面図である。
【図４】図１の一部の拡大図である。
【図５】図３の一部の拡大図である。
【図６】上記プロセスに従って形成されたトレンチ・コ
ンデンサを含むＦＥＴ ＤＲＡＭメモリ・セルの断面図
である。
ンデンサを含むＦＥＴ ＤＲＡＭメモリ・セルの断面図
である。
【図７】上記プロセスに従って形成されたメサ・コンデ
ンサを含むＦＥＴ ＤＲＡＭメモリ・セルの断面図であ
る。
ンサを含むＦＥＴ ＤＲＡＭメモリ・セルの断面図であ
る。
１７ 拡散層 １８ ゲルマニウム層 ２２ 絶縁物質層 ２５ コンデンサ ３０ ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）セル ３２ 電界効果トランジスタ（ＦＥＴ） ３３ 酸化物 ３４ ドレイン領域 ３６ ソース領域 ３８ チャネル領域 ３９ ゲート電極 ４０ ゲート酸化物層
ＲＡＭ）セル ３２ 電界効果トランジスタ（ＦＥＴ） ３３ 酸化物 ３４ ドレイン領域 ３６ ソース領域 ３８ チャネル領域 ３９ ゲート電極 ４０ ゲート酸化物層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイス・ル−チェン・スー アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、クロスビー・コート ７ (72)発明者 トシオ・ミイ アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、アパートメント ナンバー６、ブリックヤード・ロード 70 (72)発明者 ジョゼフ・フランシス・シェパード アメリカ合衆国12533、ニューヨーク州ホ ープウェル・ジャンクション、カントリ ー・クラブ・ロード 36 (72)発明者 スコット・リチャード・スティフラー アメリカ合衆国11215、ニューヨーク州ブ ルックリン、ナンバー４、シックスス・ア ベニュー 313 (72)発明者 マニュ・ジャムナダス・ティジャワニ アメリカ合衆国10598、ニューヨーク州ヨ ークタウン・ハイツ、イーサン・コート 1327 (72)発明者 エドワード・ジョン・ビシュネスキー アメリカ合衆国12603、ニューヨーク州ポ キプシ、ダッチーズ・ティ・ピィ・ケィ、 184
Claims (6)
- 【請求項１】第１物質の基板と、 上記基板の表面に形成され、上記第１物質に対して格子
ミスマッチであり、ゲルマニウム、ガリウムひ素、及び
金属シリサイドから成るグループから選択された粗面化
結晶物質層を含む第１コンデンサ・プレートと、 上記第１コンデンサ・プレート上に形成された絶縁物質
層と、 上記絶縁物質層上に形成された第１導電物質層を含む第
２コンデンサ・プレートとを含むコンデンサ。 - 【請求項２】上記第１コンデンサ・プレートが上記結晶
物質層を支持するドープ拡散層と、上記結晶物質層上に
形成された第２導電物質層と、 を含む請求項１記載のコンデンサ。 - 【請求項３】上記コンデンサに対して電荷を選択的に蓄
積し、且つ除去するために上記コンデンサに接続された
半導体デバイスを含む請求項１記載のコンデンサ。 - 【請求項４】第１物質の基板を設けるステップと、 ヘテロエピタキシャル成長によって格子ミスマッチ結晶
物質の粗面化層を上記基板の表面に形成するステップ
と、 上記粗面化層上に第１導電物質層を形成して第１コンデ
ンサ・プレートを形成するステップと、 上記第１コンデンサ・プレート上に絶縁物質層を形成す
るステップと、 上記絶縁物質層上に第２導電物質層を形成して、第２コ
ンデンサ・プレートを形成するステップと、 から成るコンデンサ形成方法。 - 【請求項５】上記格子ミスマッチ結晶物質がゲルマニウ
ム、ガリウムひ素、及び金属シリサイドから成るグルー
プから選択される請求項４記載の方法。 - 【請求項６】上記絶縁物質層と上記第１導電物質層が、
上記粗面化層の粗面度を再現する程度の薄さである請求
項４記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/881,944 US5245206A (en) | 1992-05-12 | 1992-05-12 | Capacitors with roughened single crystal plates |
| US881944 | 1992-05-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629465A true JPH0629465A (ja) | 1994-02-04 |
Family
ID=25379537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5086423A Pending JPH0629465A (ja) | 1992-05-12 | 1993-04-13 | コンデンサ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5245206A (ja) |
| JP (1) | JPH0629465A (ja) |
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|---|---|---|---|---|
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| JP2021158256A (ja) * | 2020-03-27 | 2021-10-07 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2022037368A (ja) * | 2020-08-25 | 2022-03-09 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
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