JPH0451792A - 画像データ受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はテレビジョン画像の高能率符号化伝送システム
の画像データ受信装置に関する。

（従来の技術） 画像はその動きや変化の度合いによっては、フレーム間
あるいは走査線間で強い相関性を示す。

このような場合、自社の先願である特願平２−４８１２
８号で示したように画像をコードで表現して伝送するこ
とにより、その全てをそのまま伝送しなくても、受信側
においてその相関性を利用することにより抜けの部分を
予測し画像を再現することが可能である。

そこで、画像通信システムのうちディジタル信号により
画像伝送を行うシステムにおいては、その伝送効率向上
のため、上記相関性で再現できる分を除いて画像を符号
化することにより、画像データを圧縮伝送するようにし
ている。

ところで、このような高能率符号化を行うと、画像の動
きや変化の度合いに応じて語長が異なるようになり、同
期パターンのビット位置が定まらないことになるため、
結局、画像データの先頭ビットの位置も定まらない。そ
のため、高能率符号化伝送のシステムにおける復号器は
、復号の際、画像データの先頭ビットがどこにあるか知
り、これに応じてデコードしなければコードの解読が不
正確または不可能になるため、その先頭ビット位置を復
号器に知らせることができるようなシステムにする必要
がある。

第２図はこの種の従来の画像データ受信装置のブロック
図である。この図に示す装置は、同期パターンが８ビツ
トで構成され、画像データは最大８ビツトで構成される
ものを対象としてシステムを組んである。

この図において、２１はシフトレジスタ、２２はバッフ
ァメモリである。画像データは図外の送信側よりシリア
ルに送られてくる、この人カンリアルデータはシフトレ
ジスタ２１により８ビツトのパラレルデータとして変換
され、バッファメモリ２２は８ビツト毎に入力されるタ
イミングパルスのエツジに同期してシフトレジスタ２１
からのパラレルデータを取込む。

２３はラッチ回路、２４は復調回路、２５はＲＯＭであ
る。

ラッチ回路２３はバッファメモリ２２からのデータを上
記タイミングパルスのエツジに同期してラッチする。復
調回路２４にはこのラッチ回路２３からのデータとバッ
ファメモリ２２からのデータとが被復調データとして入
力される。よって、復調回路２４には連続する１６ビツ
トのデータが入力される。

ＲＯＭ２５には復調回路２４への１６ビツトのデータと
同じデータがアドレス入力され、このＲＯＭ２５は、１
６ビツトの中に占める同期パターンの各種位置に対応し
て画像データの先頭位置情報を復調回路２４に与える。

この復調回路２４はその先頭位置情報に基づいて画像デ
ータの先頭ビットを特殊なシフト動作により位置決めし
、１語を把握して復号を開始し、以降連続的に誤り無く
デコードするようになっている。

ここにおいて、同期パターン及び画像データはビット位
置が定まらないことから、バッファ２２の８ビツトの中
に必ずしも収まらず、次の８ビツトに跨がる場合も生ず
ることとなる。

上記従来のシステムによれば、データを、連続する１６
ビツト単位でＲＯＭ２５により監視し、復調回路２４に
おいては、その１６ビツトを見て１語を把握するように
なっているため、同期パターン及び画像データのビット
位置が定まらない場合でも確実にデコードすることがで
きることとなる。

しかしながら、その思想を換言すれば、同期パターン及
び画像データがバッファ２２の８ビツトの中に完全に収
まる場合でも１６ビツトを見ていることとなる。つまり
、高能率符号化システムにおける復号回路系は、最大８
ビツトで構成されるデータをデコードする場合でもその
倍の１６ビツトを監視しなければならず、その分回路構
成を複雑化せざるを得ないのである。

さらに、復調回路においては、デコードにあたって内部
的に特殊なシフト動作を行って画像データの先頭ビット
を一定位置に位置決めしなければならず、そのための回
路も必要になって、復号回路の構成が複雑になるという
問題もある。

（発明が解決しようとする課題） 上記したように従来の装置にあっては、高能率符号化伝
送された同期パターン及び画像データのデコードを確実
に行うために、語長の２倍のビット数のデータを監視し
なければならず、またその監視ビットの中での画像デー
タ先頭ビット位置も決まっていないため、復号回路にお
いてその位置決めもおこなわなければならず、回路構成
が複雑になるという問題があった。

本発明は、このような従来技術の有する問題点に鑑みて
なされたもので、その目的とするところは、語長の２倍
のビット数のデータを監視することを必要とすることな
く且つ復号回路において画像データの先頭ビットを位置
決めすることを必要とすることなく復調回路においてデ
コードを確実に行うことができるようにした高能率符号
化伝送システムにおける画像データ受信装置を提供する
ことにある。

〔発明の構成〕

（課題を解決するための手段） 本発明の画像データ受信装置は、同期パターン゛データ
と同期パターンに続く画像データとからなるシリアル入
力データをパラレルデータに変換するシリアル／パラレ
ル変換手段と、書込みタイミング信号に応答して前記パ
ラレルデータを取込み、その出力が被復調データとして
復調回路に与えられる画像データ転送用バッファメモリ
と、入力データの同期パターンを検出しその検出信号を
出力する同期パターン検出手段と、画像データ転送用バ
ッファメモリと同一深さを持ち、かつ書込みタイミング
信号に応答して、上記同期パターン検出信号を取込み、
その出力が復調動作開始指令として上記復調回路に与え
られる検出信号転送用バッファメモリと、上記同期パタ
ーン検出信号に応答して上記画像データの先頭データか
上記画像データ転送用バッファメモリの所定ビット位置
に位置決めされるように上記書込みタイミング信号を発
生するタイミング信号発生手段とを備えている。

（作　用） 本発明の画像データ受信装置は、同期パターン検出手段
から同期パターン検出信号が出力されると、これがタイ
ミング信号発生回路に与えられる。

すると、このタイミング信号発生回路は、当該同期パタ
ーンに連続する画像データの先頭ビットが画像データ転
送用バッファメモリの所定ビット位置に位置決めされる
ように上記書込みタイミング信号を発生する。この書込
みタイミング信号に応答して両バッファがそれぞれ同期
パターン検出信号または画像データを取込む。

両バッファは同一深さを有し、復調回路には同期パター
ン検出信号と画像データとが同時に与えられ、復調回路
は同期パターンが入力されたことを知ると同時に、復調
動作を開始させることができる。

このとき、画像データの先頭ビット位置は決まっている
ため、復調回路は検出信号転送用バッファを見て同期パ
ターン検出信号が確認されたら入力されている画像デー
タに先頭ビット位置決めのための処理を施すことなく直
ちにその画像データのデコードを正確に行うことができ
る。

したがって、本発明によれば、復調回路において、先頭
ビット位置決め用の回路系が不要となるから、構成が簡
単になる。

また、この復調回路においては、画像データの語長に相
当するビット数だけ見れば足りるため、この点からも構
成が簡単になる。

そして、同期パターン検出手段においては、入力データ
における同期パターンのビット数に相当するビット数だ
けを見ればよいため、構成が簡単になる。

（実施例） 以下に本発明の実施例について図面を参照しつつ説明す
る。

第１図は本発明の一実施例に係る画像データ受信装置の
ブロック図である。この図に示す装置は、第２図に示す
装置と同様、同期パターンが８ビツトで構成され、画像
データは８ビツトで構成されるものを対象としてシステ
ムを組んである。また、同期パターンはｒｌ　１１１１
１１１Ｊで構成されるものとする。

第１図において、１１はシフトレジスタ、１２は同期パ
ターン検出回路、１３はラッチ回路である。入力シリア
ルデータはシフトレジスタ１１により８ビツトパラレル
データに変換される。同期パターン検出回路１２は入力
データの同期パターンを検出するもので、例えば８入力
のアンドゲト１２１により構成され、８入力全てが論理
「１」となったとき同期パターンｒｌ　１１１１１１１
Ｊが入力されたとして論理「１」を出力する。この同期
パターン検出回路１２の出力信号はラッチ回路１３に入
力され、このラッチ回路１３において、同期パターン検
出時から画像データ８ビツトの伝送期間に相当する間保
持される。

１４はバッファメモリであり、９ビツトの間口（９入力
、９出力）を有するもので、この９ビツトのうち、１〜
８ビツト目までのセル１４１〜１４８にはシフトレジス
タ１１からのパラレルデータが入力されて画像データ伝
送用とされ、９ビツト目のセル１４９には同期パターン
検出回路１２の出力が入力されて同期パターン検出信号
伝送用とされている。当然のことながら、このバッファ
メモリ１４は、その１ビツト目から８ビツト目まで同一
深さのもので、例えば、市販の９ビツトパリテイチエツ
ク用のメモリを使用することができる。

１５はタイミング信号発生回路であり、このタイミング
信号発生回路１５はここでは３ビツトバイナリカウンタ
からなり、入力シリアルデータの伝送りロックに同期し
これと同一周波数の基準クロックが入力され、これをカ
ウントすることにより８ビツト毎に１発のパルスを発生
する。このパルスはバッファメモリ１４への書込みタイ
ミングクロックとして与えられる。このタイミング信号
発生回路１５には同期パターン検出信号がリセット信号
として入力されており、このタイミング信号発生回路１
５は、同期パターンが検出されてから８ビツト後より、
伝送りロックに同期してタイミングパルスを発生するよ
うになる。これにより、画像データの先頭データが画像
データ転送用バッファメモリ１４の１ビツト目のセル１
４１に位置決めされるようになっている。

１６は復調回路であり、この復調回路１６には、バッフ
ァメモリ１４の１ビツト目から８ビツト目のセル１４１
〜１４８の出力が被復調データとして入力され、同メモ
リ１４の９ビツト目のセル１４９の出力が復調開始指令
として入力されている。

この復調回路１６は、復調タイミング信号を受ける毎に
被復調データを取込んで、従来の復調回路２４のような
特殊なシフト動作なしにデコードし、また復調開始指令
の有無を確認するようになっている。

次に動作を説明する。

まず、同期パターン８ビツトｒｌ　１１１１１１１」が
全てシフトレジスタ１１のフリップフロップに保持され
ると、このシフトレジスタ１１の８ビツト分の出力全て
が論理「１」になるため、同期パターン検出回路１２の
アンドゲート〕２１の出力が論理「１」なり、これがラ
ッチ回路１３に保持される。

同時に、このアンドゲート１２１の出力の立上がりによ
りタイミング信号発生回路１５がリセットされる。

この時から８ビツト分の伝送時間が経過すると、そのタ
イミング信号発生回路１５から最初のパルスが立上がる
。

その時、バッファメモリ１４の１ビツト目から８ビツト
目までのセル１４１〜１４８には同期パターンに連続す
る画像データの最初の８ビツトが入力され、同メモリ１
４の９ビツト目のセル１４９にはラッチ回路１３からの
同期パターン検出信号が入力されていることとなるため
、タイミング信号発生回路１５の最初の出力パルスの立
上がりによって、セル１４１〜１４８には画像データの
最初の８ビツトが格納され、画像データの先頭ビットは
１ビツト目のセル１４１に位置決めされる。セル１４９
には同期パターン検出信号（論理「１」）が格納される
。

そして、さらに伝送りロック８ビツト分の時間が経過す
ると、タイミング信号発生回路１５から２発目のパルス
が立上がる。

この時には、バッファメモリ１４のセル１４１〜１４８
には最初の８ビツトの画像データに続く次の８ビツトの
画像データが格納される。また、同メモリ１４のセル１
４９には、ラッチ回路１３において既に同期パターン検
出信号が消去されているため、論理「０」が格納される
。

このようにして、タイミング信号発生回路１５がクロッ
クパルスを出力する毎にバッファメモリ１４の１ビツト
目から８ビツト目までのセル１４１〜１４８に画像デー
タが８ビツトずつ格納される。一方、伝送りロックとは
独立した復調クロックで動作する。

復調回路１６はバッファメモリ１４０９ビツト目のセル
１４９を監視しているから、セル１４９より同期パター
ン検出信号が出力されると、新たに復調動作を開始する
、あるいは新たなフレームの復調動作を開始する。

その際、画像データの先頭ビット位置は決まっているた
め、復調回路１６は検出信号転送用バッファ１４９を見
て同期パターン検出信号が確認されたら、入力されてい
る画像データに先頭ビット位置決めのための処理を施す
ことなく直ちにその画像データのデコードを行っても、
その結果は正確になる。

したがって、復調回路１６において、先頭ビット位置決
め用の回路系が不要となるから、構成が簡単になる。

また、この復調回路１６においては、画像データの語長
（ここでは８ビツト）に相当するビット数だけ見れば足
りるため、この点からも構成が簡単になる。

そして、同期パターン横用手段（同期パターン検出回路
１２）においては、入力データにおける同期パターンの
ビット数に相当するビット数だけを見ればよいため、構
成が簡単になる。

〔発明の効果〕

以上説明したように本発明によれば、同期パターン検出
手段から同期パターン検出信号が出力されると、タイミ
ング信号発生回路から、当該同期パターンに連続する画
像データの先頭ビットが画像データ転送用バッファメモ
リの所定ビット位置に位置決めされるように書込みタイ
ミング信号を発生し、この書込みタイミング信号に応答
して画像データ転送用メモリと検圧信号転送用メモリと
がそれぞれ同期パターン検圧信号または画像データを取
込むとともに、両バッファは同一深さを有し、復調回路
には同期パターン検出信号と画像データとが同時に与え
られ、復調回路は同期パターンが入力されたことを知る
と同時に、復調動作を開始させることができるようにな
っており、このときの画像データの先頭ビットが位置決
めされていることから、復調回路は検出信号転送用バッ
ファを見て同期パターン検出信号が確認されたら入力さ
れている画像データに先頭ビット位置決めのための処理
を施すことなく直ちにその画像データの復調を正確に行
うことができるので、復調回路において、先頭ビット位
置決め用の回路系が不要となり、構成が簡単になる。

また、この復調回路においては、画像データの最大語長
に相当するビット数だけ見れば足りるため、この点から
も構成が簡単になる。

そして、同期パターン検出手段においては、入力データ
における同期パターンのビット数に相当するビット数だ
けを見ればよいため、構成が簡単になる。尚、説明を容
易にするため画像データの構造を８ビツトの固定語調と
したが、可変語調のシステムにも好適である。

【図面の簡単な説明】

第１図は本発明の一実施例に係る画像データ受信装置の
ブロック図、第２図は従来の画像データ受信装置のブロ
ック図である。 １１・・・シフトレジスタ（シリアル／パラレル変換手
段）、１２・・・同期パターン検出回路、１４・・・バ
ッファメモリ、１４１〜１４８・・・画像データ転送用
セル、１４９・・・検出信号転送用セル、１５・タイミ
ング信号発生回路、１６・・・復調回路。

Claims (1)

1. 【特許請求の範囲】 同期パターンデータと該同期パターンに続く画像データ
   とからなるシリアル入力データをパラレルデータに変換
   するシリアル／パラレル変換手段と、 書込みタイミング信号に応答して前記パラレルデータを
   取込み、その出力が被復調データとして復調回路に与え
   られる画像データ転送用バッファメモリと、 前記入力データの同期パターンを検出しその検出信号を
   出力する同期パターン検出手段と、前記画像データ転送
   用バッファメモリと同一深さを持ち、かつ前記書込みタ
   イミング信号に応答して該同期パターン検出信号を取込
   み、その出力が復調動作開始指令として前記復調回路に
   与えられる検出信号転送用バッファメモリと、 前記同期パターン検出信号に応答して前記画像データの
   先頭データが前記画像データ転送用バッファメモリの所
   定ビット位置に位置決めされるように前記書込みタイミ
   ング信号を発生するタイミング信号発生手段と、 を備えている画像データ受信装置。