JPS6322502B2 - - Google Patents
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- JPS6322502B2 JPS6322502B2 JP55067919A JP6791980A JPS6322502B2 JP S6322502 B2 JPS6322502 B2 JP S6322502B2 JP 55067919 A JP55067919 A JP 55067919A JP 6791980 A JP6791980 A JP 6791980A JP S6322502 B2 JPS6322502 B2 JP S6322502B2
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- Japan
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- output
- data
- shift register
- circuit
- input
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4902—Pulse width modulation; Pulse position modulation
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Selective Calling Equipment (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はデータ送受信装置に関するものであ
り、その目的とするところは、受信装置内で処理
されたデータを送信装置内で確認，読出し可能と
し、また、送信装置に全ての制御機能を負担させ
ることにより、受信装置の構成を簡略化すると共
に、いわゆる省エネルギー化をも容易に達成し得
るデータ送受信装置を提供するにある。 以下、
図面に従つて本発明を詳細に説明する。
り、その目的とするところは、受信装置内で処理
されたデータを送信装置内で確認，読出し可能と
し、また、送信装置に全ての制御機能を負担させ
ることにより、受信装置の構成を簡略化すると共
に、いわゆる省エネルギー化をも容易に達成し得
るデータ送受信装置を提供するにある。 以下、
図面に従つて本発明を詳細に説明する。
第１図は本発明の一実施例を示すものであり、
その概略は送信装置１及び受信装置２から成つて
いる。而して、送信装置１は主として並列の送信
データ３を直列に変換するシフトレジスタ４と、
このシフトレジスタ４からの出力をクロツク信号
および制御信号と合成して所定のパルス幅に変調
し、且つバツフア等の出力回路６を介して前記受
信装置２側に所定のパルス信号を送出するエンコ
ーダ５と、受信装置２において所定の処理がなさ
れた後に、その受信装置２から入力回路１６を経
て送られてきた信号を解読するデコーダ１７と、
このデコーダ１７からの信号を並列に変換するシ
フトレジスタ１８と、このシフトレジスタ１８か
らの信号をラツチするラツチ回路１９とから構成
されている。
その概略は送信装置１及び受信装置２から成つて
いる。而して、送信装置１は主として並列の送信
データ３を直列に変換するシフトレジスタ４と、
このシフトレジスタ４からの出力をクロツク信号
および制御信号と合成して所定のパルス幅に変調
し、且つバツフア等の出力回路６を介して前記受
信装置２側に所定のパルス信号を送出するエンコ
ーダ５と、受信装置２において所定の処理がなさ
れた後に、その受信装置２から入力回路１６を経
て送られてきた信号を解読するデコーダ１７と、
このデコーダ１７からの信号を並列に変換するシ
フトレジスタ１８と、このシフトレジスタ１８か
らの信号をラツチするラツチ回路１９とから構成
されている。
一方、受信装置２は、主として前記送信装置１
のエンコーダ５からの出力パルスが出力回路６，
入力回路７を介して入力端子（Ｔ入力端）に加え
られその立上りで動作するモノマルチ９と、この
モノマルチ９の反転出力（出力）とデイレイ回
路８を介したモノマルチ９入力とが加えられるゲ
ート１０と、ゲート１０の出力がデイレイ回路１
１を介してリセツト入力端子（Ｒ入力端）に加え
られ、且つモノマルチ９出力（Ｑ出力）をシフト
パルスとしてクロツク入力端子（CK入力端）に
入力したシフトレジスタ１２と、このシフトレジ
スタ１２の出力がデータ入力端子（Ｄ入力端）お
よびパラレル／シフト制御入力端子（Ｐ／Ｓ入力
端）に与えられ、受信データを組立てるシフトレ
ジスタ１４と、シフトレジスタ１２からラツチ制
御入力端子（LE入力端）に与えられる信号に応
じ、シフトレジスタ１４からの信号をラツチする
ラツチ回路１３と、ラツチ回路１３内のデータを
シフトレジスタ１４を介して送信装置１側へ送る
出力回路１５とから成るものである。
のエンコーダ５からの出力パルスが出力回路６，
入力回路７を介して入力端子（Ｔ入力端）に加え
られその立上りで動作するモノマルチ９と、この
モノマルチ９の反転出力（出力）とデイレイ回
路８を介したモノマルチ９入力とが加えられるゲ
ート１０と、ゲート１０の出力がデイレイ回路１
１を介してリセツト入力端子（Ｒ入力端）に加え
られ、且つモノマルチ９出力（Ｑ出力）をシフト
パルスとしてクロツク入力端子（CK入力端）に
入力したシフトレジスタ１２と、このシフトレジ
スタ１２の出力がデータ入力端子（Ｄ入力端）お
よびパラレル／シフト制御入力端子（Ｐ／Ｓ入力
端）に与えられ、受信データを組立てるシフトレ
ジスタ１４と、シフトレジスタ１２からラツチ制
御入力端子（LE入力端）に与えられる信号に応
じ、シフトレジスタ１４からの信号をラツチする
ラツチ回路１３と、ラツチ回路１３内のデータを
シフトレジスタ１４を介して送信装置１側へ送る
出力回路１５とから成るものである。
次に、上記のように構成された本発明に係るデ
ータ送受信装置の動作を第２図を参照しつつ詳述
する。
ータ送受信装置の動作を第２図を参照しつつ詳述
する。
先ず、送信装置１において、送信データ３はシ
フトレジスタ４に並列に取込まれ、直列に出力さ
れる。エンコーダ５は、シフトレジスタ４の直列
出力信号を第２図ａに示すようにクロツク信号と
データ信号とに夫々パルス幅変調するものであ
る。即ち、クロツク信号はパルス幅の長い長パル
スとし、送信データ３のビツト数に対応する数だ
けビツトタイム１個おきに発生させ、一方、デー
タ信号はデータの「１」，「０」に対応してクロツ
ク信号に先行し、パルス幅の短パルスにて表わさ
れ、これによつてデータストリーム信号が形成さ
れている。エンコーダ５はデータ信号の送出を終
了すると、引続き短パルスの制御信号及び長パル
スの読み出しクロツク信号を送信データ３のビツ
ト数に応じて夫々出力する。
フトレジスタ４に並列に取込まれ、直列に出力さ
れる。エンコーダ５は、シフトレジスタ４の直列
出力信号を第２図ａに示すようにクロツク信号と
データ信号とに夫々パルス幅変調するものであ
る。即ち、クロツク信号はパルス幅の長い長パル
スとし、送信データ３のビツト数に対応する数だ
けビツトタイム１個おきに発生させ、一方、デー
タ信号はデータの「１」，「０」に対応してクロツ
ク信号に先行し、パルス幅の短パルスにて表わさ
れ、これによつてデータストリーム信号が形成さ
れている。エンコーダ５はデータ信号の送出を終
了すると、引続き短パルスの制御信号及び長パル
スの読み出しクロツク信号を送信データ３のビツ
ト数に応じて夫々出力する。
エンコーダ５の直列出力信号は出力回路６を介
して受信装置２の入力回路７に伝送される。モノ
マルチ９は入力パルスの立上り毎にトリガされ、
その出力パルス幅はエンコーダ５出力の長パルス
と短パルスとの中間値に設定されている。従つて
モノマルチ９の出力信号は第２図ｂに示すように
なる。一方、モノマルチ９の反転出力端子はゲ
ート１０の一入力端子に接続されており、このゲ
ート１０は、デイレイ回路８を介したモノマルチ
９の入力信号を他方の入力としており、モノマル
チ９の出力信号の立下り時点でモノマルチ９の入
力信号がまだ継続しているかどうかを識別し、こ
の入力信号が継続している時（長パルスの時）に
は出力し、継続していない時（短パルスの時）に
は出力が生じない。このゲート１０の出力波形は
第２図ｃに示すとおりである。
して受信装置２の入力回路７に伝送される。モノ
マルチ９は入力パルスの立上り毎にトリガされ、
その出力パルス幅はエンコーダ５出力の長パルス
と短パルスとの中間値に設定されている。従つて
モノマルチ９の出力信号は第２図ｂに示すように
なる。一方、モノマルチ９の反転出力端子はゲ
ート１０の一入力端子に接続されており、このゲ
ート１０は、デイレイ回路８を介したモノマルチ
９の入力信号を他方の入力としており、モノマル
チ９の出力信号の立下り時点でモノマルチ９の入
力信号がまだ継続しているかどうかを識別し、こ
の入力信号が継続している時（長パルスの時）に
は出力し、継続していない時（短パルスの時）に
は出力が生じない。このゲート１０の出力波形は
第２図ｃに示すとおりである。
シフトレジスタ１２は、モノマルチ９出力の立
上り毎にＤ入力であるデータ「１」が上位桁へシ
フトされ、ゲート１０出力、即ち長パルスを検出
した時リセツトされる。従つてゲート１０出力の
立上りの瞬間においては、長パルスに先行して受
信された短パルスの個数に対応した出力桁まで、
シフトレジスタ１２の出力は「１」レベルとなつ
ている。この状態は第２図ｄ，ｅに示されてい
る。シフトレジスタ１２の２桁目の出力Q2には
受信解読されたデータ信号がセツトされているた
め、この出力をシフトレジスタ１４の入力端子に
送り、受信データを組立てていく。データ信号の
全ビツト情報の受信が完了すると、引続いて到来
する４個の制御信号により、シフトレジスタ１２
の出力Q4がセツトされ、このQ4の立上りでシフ
トレジスタ１４の受信データはラツチ回路１３へ
転送される。
上り毎にＤ入力であるデータ「１」が上位桁へシ
フトされ、ゲート１０出力、即ち長パルスを検出
した時リセツトされる。従つてゲート１０出力の
立上りの瞬間においては、長パルスに先行して受
信された短パルスの個数に対応した出力桁まで、
シフトレジスタ１２の出力は「１」レベルとなつ
ている。この状態は第２図ｄ，ｅに示されてい
る。シフトレジスタ１２の２桁目の出力Q2には
受信解読されたデータ信号がセツトされているた
め、この出力をシフトレジスタ１４の入力端子に
送り、受信データを組立てていく。データ信号の
全ビツト情報の受信が完了すると、引続いて到来
する４個の制御信号により、シフトレジスタ１２
の出力Q4がセツトされ、このQ4の立上りでシフ
トレジスタ１４の受信データはラツチ回路１３へ
転送される。
尚、第２図におけるｆ，ｇは、夫々シフトレジ
スタ１２出力Q3，Q4の波形である。
スタ１２出力Q3，Q4の波形である。
こうして、送信装置１の送信データ３は受信装
置２のラツチ回路１３に伝送されるものである。
置２のラツチ回路１３に伝送されるものである。
次に、読出しクロツク信号の第１ビツトでラツ
チ回路１３に記憶されているデータをその出力端
子DOを介して再びシフトレジスタ１４へ転送す
る。その後、第２図ｈにて示されるこのデータを
読出しクロツク信号に同期させて順次シリアルに
出力端子SOから出力回路１５，受信装置２側の
入力回路１６を通してデコーダ１７に伝送する。
デコーダ１７では、このデータを解読してシフト
レジスタ１８へと送り、アンサーバツクされた全
データが揃つたところでラツチ回路１９に転送す
る。このラツチ回路１９に送られたデータの内容
を、例えば多数桁表示用LED等の表示回路（図
示せず）にて表示し、これと前記の送信データ３
とを比較することにより、本発明に係るデータ送
受信装置が正常に動作したか否かを送信装置１側
で容易に確認することができる。
チ回路１３に記憶されているデータをその出力端
子DOを介して再びシフトレジスタ１４へ転送す
る。その後、第２図ｈにて示されるこのデータを
読出しクロツク信号に同期させて順次シリアルに
出力端子SOから出力回路１５，受信装置２側の
入力回路１６を通してデコーダ１７に伝送する。
デコーダ１７では、このデータを解読してシフト
レジスタ１８へと送り、アンサーバツクされた全
データが揃つたところでラツチ回路１９に転送す
る。このラツチ回路１９に送られたデータの内容
を、例えば多数桁表示用LED等の表示回路（図
示せず）にて表示し、これと前記の送信データ３
とを比較することにより、本発明に係るデータ送
受信装置が正常に動作したか否かを送信装置１側
で容易に確認することができる。
尚、図中デイレイ回路８，１１は、夫々モノマ
ルチ９とシフトレジスタ１４との動作遅延時間に
よる誤動作を防止するためのものである。
ルチ９とシフトレジスタ１４との動作遅延時間に
よる誤動作を防止するためのものである。
以上の通り構成された本発明によれば、伝送す
べきデータをパルス幅変調してデータ信号とし、
且つ制御信号，読出しクロツク信号を出力するエ
ンコーダ５を送信装置１内に備え、このエンコー
ダ５の出力信号によつて受信装置２の受信動作を
制御すると共に、受信されたデータの内容を読出
しクロツク信号によつて送信装置１側にて読出
し、これを表示することで、送信データ３と受信
されたデータとの照合が行なえ、送信データ３の
送受信が正確に行われたか否かを容易に確認する
ことができる。また、この場合受信装置２は格別
の制御装置等を必要としないから、受信装置２の
構成を簡略化することが可能である。
べきデータをパルス幅変調してデータ信号とし、
且つ制御信号，読出しクロツク信号を出力するエ
ンコーダ５を送信装置１内に備え、このエンコー
ダ５の出力信号によつて受信装置２の受信動作を
制御すると共に、受信されたデータの内容を読出
しクロツク信号によつて送信装置１側にて読出
し、これを表示することで、送信データ３と受信
されたデータとの照合が行なえ、送信データ３の
送受信が正確に行われたか否かを容易に確認する
ことができる。また、この場合受信装置２は格別
の制御装置等を必要としないから、受信装置２の
構成を簡略化することが可能である。
受信装置２の種々の論理回路素子を例えば電力
消費の少ないCMOS集積回路とし、また受信装
置２のパルストレインをブリツジ整流回路等にて
整流した後、平滑して整流電源とすれば、この整
流電源を以つて前記論理回路素子の駆動用電源と
することができ、外部電源を不要として受信装置
２の小型化が図れる。
消費の少ないCMOS集積回路とし、また受信装
置２のパルストレインをブリツジ整流回路等にて
整流した後、平滑して整流電源とすれば、この整
流電源を以つて前記論理回路素子の駆動用電源と
することができ、外部電源を不要として受信装置
２の小型化が図れる。
更に、前記整流電源により、短時間であれば受
信したデータの内容を記憶することができる。
信したデータの内容を記憶することができる。
なお、上記の実施例にあたつては説明の便宜
上、送信データ３及び制御信号のビツト数を共に
４ビツトと仮定したが、シフトレジスタ４，１
２，１４のビツト数を増加することにより、送信
データ３ビツト数の任意の増加が可能であり、更
に、制御信号のビツト数の増加によつて制御内容
を多岐に亘らせることができ、これによつても実
質的に同様な効果を期待できる。
上、送信データ３及び制御信号のビツト数を共に
４ビツトと仮定したが、シフトレジスタ４，１
２，１４のビツト数を増加することにより、送信
データ３ビツト数の任意の増加が可能であり、更
に、制御信号のビツト数の増加によつて制御内容
を多岐に亘らせることができ、これによつても実
質的に同様な効果を期待できる。
更に本発明を応用したものとして、外部から時
限設定装置により時限設定を行なう時限機構にお
いて、その時限設定装置に本発明における送信装
置１を使用し、時限機構に、本発明における受信
装置２のラツチ回路１３をプリセツトカウンタに
置き換えたものを使用することにより、設定値を
簡易に記憶できる時限装置を形成することができ
る。
限設定装置により時限設定を行なう時限機構にお
いて、その時限設定装置に本発明における送信装
置１を使用し、時限機構に、本発明における受信
装置２のラツチ回路１３をプリセツトカウンタに
置き換えたものを使用することにより、設定値を
簡易に記憶できる時限装置を形成することができ
る。
第１図は本発明の一実施例を示すブロツク図、
第２図は動作を示すタイミングチヤートである。 １……送信装置、２……受信装置、３……送信
データ、４……シフトレジスタ、５……エンコー
ダ、６……出力回路、７……入力回路、８……デ
イレイ回路、９……モノマルチ、１０……ゲー
ト、１１……デイレイ回路、１２……シフトレジ
スタ、１３……ラツチ回路、１４……シフトレジ
スタ、１５……出力回路、１６……入力回路、１
７……デコーダ、１８……シフトレジスタ、１９
……ラツチ回路。
第２図は動作を示すタイミングチヤートである。 １……送信装置、２……受信装置、３……送信
データ、４……シフトレジスタ、５……エンコー
ダ、６……出力回路、７……入力回路、８……デ
イレイ回路、９……モノマルチ、１０……ゲー
ト、１１……デイレイ回路、１２……シフトレジ
スタ、１３……ラツチ回路、１４……シフトレジ
スタ、１５……出力回路、１６……入力回路、１
７……デコーダ、１８……シフトレジスタ、１９
……ラツチ回路。
Claims (1)
- １ 送信装置１から受信装置２へデータを送信
し、前記受信装置２で受信したデータを前記送信
装置１へ返送してなるデータ送受信装置におい
て、前記送信装置１は並列の送信データ３をシリ
アルのデータに変換する第１のシフトレジスタ４
と、この第１のシフトレジスタ４の出力をクロツ
ク信号および制御信号と合成してパルス幅変調す
るエンコーダ５と、このエンコーダ５の出力をバ
ツフアリングして前記受信装置２に送出する第１
の出力回路６と、前記受信装置２からの返送デー
タを受ける第１の入力回路１６と、この第１の入
力回路１６の出力からデータを復調するデコーダ
１７と、このデコーダ１７の出力をパラレルのデ
ータに変換する第２のシフトレジスタ１８と、こ
の第２のシフトレジスタ１８の出力を保持する第
１のラツチ回路１９とからなり、前記受信装置２
は前記送信装置１からの信号を受ける第２の入力
回路７と、この第２の入力回路７の出力が与えら
れる第１のデイレイ回路８と、前記第２の入力回
路７の出力がＴ入力端に与えられるモノマルチ９
と、前記第１のデイレイ回路８の出力と前記モノ
マルチ９の出力とが与えられるゲート回路１０
と、このゲート回路１０の出力が第２のデイレイ
回路１１を介してＲ入力端に与えられると共に前
記モノマルチ９のＱ出力がCK入力端に与えられ、
かつＤ入力端に論理“１”に対応する信号が与え
られる第３のシフトレジスタ１２と、前記ゲート
回路１０の出力がCK入力端に与えられると共に
前記第３のシフトレジスタ１２の下位第２桁目の
出力がＤ出力端に与えられ、かつ前記第３のシフ
トレジスタ１２の上位第２桁目の出力がＰ／Ｓ入
力端に与えられる第４のシフトレジスタ１４と、
この第４のシフトレジスタ１４のパラレルデータ
入出力端とデータ入出力端が接続されると共に前
記第３のシフトレジスタ１２の上位第１桁目の出
力がLE入力端に与えられる第２のラツチ回路１
３と、前記第４のシフトレジスタ１４のシリアル
のデータ出力を前記送信装置１に送出する第２の
出力回路１５とからなり、前記送信装置１からの
データ伝送をビツトタイム１個おきに発生する長
パルス幅の信号によるビツト同期のクロツク信号
と、このクロツク信号間のビツトタイムに挿入さ
れる短パルス幅の信号によるデータ信号とで行
い、このデータ伝送に続いて連続する複数の短パ
ルス幅の信号からなる制御信号と連続する長パル
ス幅の信号からなる読出しクロツクとを送出し、
前記受信装置２にて受信・解読された前記送信デ
ータ３を送信装置１側で確認・読出し可能とした
ことを特徴とするデータ送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6791980A JPS56164654A (en) | 1980-05-23 | 1980-05-23 | Data transmitting and receiving device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6791980A JPS56164654A (en) | 1980-05-23 | 1980-05-23 | Data transmitting and receiving device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56164654A JPS56164654A (en) | 1981-12-17 |
| JPS6322502B2 true JPS6322502B2 (ja) | 1988-05-12 |
Family
ID=13358791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6791980A Granted JPS56164654A (en) | 1980-05-23 | 1980-05-23 | Data transmitting and receiving device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56164654A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124351A (ja) * | 1984-07-13 | 1986-02-03 | Tamura Electric Works Ltd | ボタン電話装置の信号伝送方式 |
| JPH0691513B2 (ja) * | 1989-01-27 | 1994-11-14 | 富士通株式会社 | データ伝送誤り検出方式 |
| EP3783629B1 (en) * | 2018-04-18 | 2025-08-20 | Panasonic Intellectual Property Management Co., Ltd. | Coil and motor using same |
| CN117176313B (zh) * | 2021-10-15 | 2024-05-03 | 苏州纳芯微电子股份有限公司 | 单通道通信解码方法及解码电路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5242326B2 (ja) * | 1972-05-23 | 1977-10-24 | ||
| JPS566577B2 (ja) * | 1974-10-11 | 1981-02-12 | ||
| JPS5260508A (en) * | 1975-11-14 | 1977-05-19 | Nippon System Kogyo Kk | Frame synchronizing system |
-
1980
- 1980-05-23 JP JP6791980A patent/JPS56164654A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56164654A (en) | 1981-12-17 |
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