JPH0451981B2 - - Google Patents
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- JPH0451981B2 JPH0451981B2 JP56036088A JP3608881A JPH0451981B2 JP H0451981 B2 JPH0451981 B2 JP H0451981B2 JP 56036088 A JP56036088 A JP 56036088A JP 3608881 A JP3608881 A JP 3608881A JP H0451981 B2 JPH0451981 B2 JP H0451981B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0116—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including integrated injection logic [I2L]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、例えばIntegrated Injection
Logic（以下I2Ｌという）集積回路（以下ICとい
う）に用いられる逆方向動作npnトランジスタの
製造方法に関するものである。
Logic（以下I2Ｌという）集積回路（以下ICとい
う）に用いられる逆方向動作npnトランジスタの
製造方法に関するものである。
第１図に示すI2Ｌは、電流源及び負荷として働
く横形pnpトランジスタ（Trという）と、スイツ
チングをおこなう逆方向動作npn Trとの複合構
成からなつている。その製造方法は、すでに周知
のバイポーラICのプロセスによつており、その
npn Trの不純物分布は第２図の様である。この
様な構造のグラフトベース形I2Ｌでは、エミツタ
層に低濃度エピタキシヤル（n-エピ）層が残存
し、ここにホールが蓄積され、第３図に示すよう
にI2Ｌゲート速度において、高電流領域で飽和特
性をもち、かつエミツタ−ベース−コレクタの不
純物分布が、逆方向動作にとつては加速電界のか
からない分布になつており、高周波化が困難であ
る。
く横形pnpトランジスタ（Trという）と、スイツ
チングをおこなう逆方向動作npn Trとの複合構
成からなつている。その製造方法は、すでに周知
のバイポーラICのプロセスによつており、その
npn Trの不純物分布は第２図の様である。この
様な構造のグラフトベース形I2Ｌでは、エミツタ
層に低濃度エピタキシヤル（n-エピ）層が残存
し、ここにホールが蓄積され、第３図に示すよう
にI2Ｌゲート速度において、高電流領域で飽和特
性をもち、かつエミツタ−ベース−コレクタの不
純物分布が、逆方向動作にとつては加速電界のか
からない分布になつており、高周波化が困難であ
る。
これらの欠点を改善する目的で、第４図に示す
埋込ベースI2Ｌのプロセスが提案された。例え
ば、J.Agraz−Guerena他「High Performance
“Upward”Bipolar Technolgyfor VLSI」；
1978IDEM9−２（Washington、1978）Techincal
Digest of IEDM（1978）P.209がある。このプロ
セスは、まず第１にp-形シリコン板１にアンチ
モンSbを選択的に拡散してn+層２を形成した後、
ボロン（B+）をイオン注入し、その上にn-エピ
層４を成長させ、同時にB+注入層からの浮き上
りにより、埋込ベース層となるｐ層３を形成する
（第４図Ａ）。次いで、窒化層５で選択酸化して形
成した分離酸化膜６により素子間を分離する（第
４図Ｂ）。このとき、埋込ベース層３が浮き上ら
ない様に、低温（700℃）の高圧酸化法を用いて
いる、その後、ベース電極取り出し層７及びイン
ジエクタとなるpnp Trのエミツタ層８をp+層で
形成し、コレクタ電極取出し層９，１０をn+層
を形成してから、表面酸化膜にコンタクト窓開け
をおこない、低抵抗金属（例えばＡ１）配線１
１，１２，１３，１４、をおこなう（第４図Ｃ）。
この様にして得られたI2Ｌのnpn Trの不純物分
布を第５図に示す。このI2Ｌのnpn Trのエミツ
タ接合は高濃度埋込n+層２との間で形成される
ので、ホール蓄積はほとんどなくなり、さらにベ
ース不純物分布は、逆動作Trに対し加速電界の
かかる分布となつており、高周波化が可能であ
る。第３図に示す様に、グラフトベース形I2Ｌに
比べて高速化されているが、高電流領域での飽和
特性が大きく表われる。これは、第５図に示す様
にコレクタ層にn-エピ層４が残存し、今度はこ
ちらでの蓄積効果が顕著になつたからである。
埋込ベースI2Ｌのプロセスが提案された。例え
ば、J.Agraz−Guerena他「High Performance
“Upward”Bipolar Technolgyfor VLSI」；
1978IDEM9−２（Washington、1978）Techincal
Digest of IEDM（1978）P.209がある。このプロ
セスは、まず第１にp-形シリコン板１にアンチ
モンSbを選択的に拡散してn+層２を形成した後、
ボロン（B+）をイオン注入し、その上にn-エピ
層４を成長させ、同時にB+注入層からの浮き上
りにより、埋込ベース層となるｐ層３を形成する
（第４図Ａ）。次いで、窒化層５で選択酸化して形
成した分離酸化膜６により素子間を分離する（第
４図Ｂ）。このとき、埋込ベース層３が浮き上ら
ない様に、低温（700℃）の高圧酸化法を用いて
いる、その後、ベース電極取り出し層７及びイン
ジエクタとなるpnp Trのエミツタ層８をp+層で
形成し、コレクタ電極取出し層９，１０をn+層
を形成してから、表面酸化膜にコンタクト窓開け
をおこない、低抵抗金属（例えばＡ１）配線１
１，１２，１３，１４、をおこなう（第４図Ｃ）。
この様にして得られたI2Ｌのnpn Trの不純物分
布を第５図に示す。このI2Ｌのnpn Trのエミツ
タ接合は高濃度埋込n+層２との間で形成される
ので、ホール蓄積はほとんどなくなり、さらにベ
ース不純物分布は、逆動作Trに対し加速電界の
かかる分布となつており、高周波化が可能であ
る。第３図に示す様に、グラフトベース形I2Ｌに
比べて高速化されているが、高電流領域での飽和
特性が大きく表われる。これは、第５図に示す様
にコレクタ層にn-エピ層４が残存し、今度はこ
ちらでの蓄積効果が顕著になつたからである。
しかるに、わざわざ第４図Ｂの分離工程を低温
化し、埋込ベース層３の浮き上りを抑えてコレク
タ層にエピ層４を残存させたのは、npn Trの逆
方向電流利得βuを一定にするためである。これ
は、例えば、埋込エミツタ層２形成に砒素（As）
を用いて、エピ成長後、高温アニールして埋込ベ
ース層３を浮き上らせた場合（第６図の実線の場
合）には、ベース幅は、埋込エミツタn+層とウ
エハ表面からn+拡散によるコレクタ層との間隔
で決まり、このことは、エピ層４の膜厚がばらつ
けばそれだけベース幅がばらつくことになるが、
一方、コレクタ層にエピ層が残存すれば、ベース
幅はエピ層の膜厚のばらつきの影響を受けず、
βuの制御性を高めることができるからである。
これは、第８図に示す様に、Asエミツタでのβu
の基準偏差が±16.7％であるのに対し、Sbエミツ
タでは±11.5％となることからも分かる。しか
し、Asエミツタでは、コレクタ接合表面からの
n+層とで形成され、n-エピ層が残存せず、蓄積
効果がないので、第３図の様に飽和特性は小さ
く、高速化が計られる。
化し、埋込ベース層３の浮き上りを抑えてコレク
タ層にエピ層４を残存させたのは、npn Trの逆
方向電流利得βuを一定にするためである。これ
は、例えば、埋込エミツタ層２形成に砒素（As）
を用いて、エピ成長後、高温アニールして埋込ベ
ース層３を浮き上らせた場合（第６図の実線の場
合）には、ベース幅は、埋込エミツタn+層とウ
エハ表面からn+拡散によるコレクタ層との間隔
で決まり、このことは、エピ層４の膜厚がばらつ
けばそれだけベース幅がばらつくことになるが、
一方、コレクタ層にエピ層が残存すれば、ベース
幅はエピ層の膜厚のばらつきの影響を受けず、
βuの制御性を高めることができるからである。
これは、第８図に示す様に、Asエミツタでのβu
の基準偏差が±16.7％であるのに対し、Sbエミツ
タでは±11.5％となることからも分かる。しか
し、Asエミツタでは、コレクタ接合表面からの
n+層とで形成され、n-エピ層が残存せず、蓄積
効果がないので、第３図の様に飽和特性は小さ
く、高速化が計られる。
この発明はこのような点に鑑みてなされたもの
で、コレクタ層にn-エピ層が残存せず、高速化
が可能で、かつβuの制御特性を向上させること
ができる埋込エース形逆方向動作npnトランジス
タの構造方法を提供するものである。
で、コレクタ層にn-エピ層が残存せず、高速化
が可能で、かつβuの制御特性を向上させること
ができる埋込エース形逆方向動作npnトランジス
タの構造方法を提供するものである。
この発明方法による一実施例は、第６図の本発
明による不純物分布を得るために第９図の製造工
程に従つて、低濃度ｐ形シリコン基板へAsを不
純物とする高濃度ｎ形拡散層２ａを選択的に形成
し、その一部領域にボロン（B+）をイオン注入
して，Ｂを不純物とする低濃度ｐ形拡散層３ａを
形成した後、その上に減圧下でのジクロール・シ
ランのH2還元反応によるエピタキシヤル成長法
で低濃度ｎ形層４ａを形成〔第９図Ａ〕。次いで、
上記低濃度ｐ形拡散層が上記低濃度ｎ形層の表面
まで再拡散するように、素子間分離工程での熱処
理によつてアニールを行つて〔第９図Ｂ〕、npn
トランジスタの活性ベース層３ｂを形成する〔第
９図Ｃ〕プロセスからでなる。
明による不純物分布を得るために第９図の製造工
程に従つて、低濃度ｐ形シリコン基板へAsを不
純物とする高濃度ｎ形拡散層２ａを選択的に形成
し、その一部領域にボロン（B+）をイオン注入
して，Ｂを不純物とする低濃度ｐ形拡散層３ａを
形成した後、その上に減圧下でのジクロール・シ
ランのH2還元反応によるエピタキシヤル成長法
で低濃度ｎ形層４ａを形成〔第９図Ａ〕。次いで、
上記低濃度ｐ形拡散層が上記低濃度ｎ形層の表面
まで再拡散するように、素子間分離工程での熱処
理によつてアニールを行つて〔第９図Ｂ〕、npn
トランジスタの活性ベース層３ｂを形成する〔第
９図Ｃ〕プロセスからでなる。
この実施例による製造方法では、減圧エピ成長
時の高温H2雰囲気中でのプリ・アニールによつ
て、B+イオン注入層表面からB+イオンが飛び出
し、かつジクロール・シランの分解で発生する
CIイオンによつて、B+イオン注入層を含むシリ
コン表面がエツチングされ、B+イオン注入層の
表面濃度が低下し、浮き上りベース濃度が小さく
なる（第６図の一点鎖線で矢印で示す様に不純物
濃度が低い）。しかも、エピ成長後の工程、例え
ば分離工程で、熱処理を高温、長時間（1050℃、
７時間）行つて、埋込みベース層を浮き上がら
せ、第７図の破線の様にウエハ表面まで達せさせ
れば（素子断面は第９図Ｂとなる）、ベース層は
最適不純物分布をとり、かつ蓄積効果をもたらす
n-エピ層がコレクタ層にも残存しない。さらに、
減圧エピ成長によるエピ膜の制御性の向上ととも
に、ベース層の濃度が低下することで、ベース幅
を広くすることができ、エピ膜の変動によるベー
ス幅の変動のβuへの影響も小さくなり、βuのバ
ラツキは小さく、第８図に示すように、標準偏差
で8.9％と非常に制御性がよくなつている。
時の高温H2雰囲気中でのプリ・アニールによつ
て、B+イオン注入層表面からB+イオンが飛び出
し、かつジクロール・シランの分解で発生する
CIイオンによつて、B+イオン注入層を含むシリ
コン表面がエツチングされ、B+イオン注入層の
表面濃度が低下し、浮き上りベース濃度が小さく
なる（第６図の一点鎖線で矢印で示す様に不純物
濃度が低い）。しかも、エピ成長後の工程、例え
ば分離工程で、熱処理を高温、長時間（1050℃、
７時間）行つて、埋込みベース層を浮き上がら
せ、第７図の破線の様にウエハ表面まで達せさせ
れば（素子断面は第９図Ｂとなる）、ベース層は
最適不純物分布をとり、かつ蓄積効果をもたらす
n-エピ層がコレクタ層にも残存しない。さらに、
減圧エピ成長によるエピ膜の制御性の向上ととも
に、ベース層の濃度が低下することで、ベース幅
を広くすることができ、エピ膜の変動によるベー
ス幅の変動のβuへの影響も小さくなり、βuのバ
ラツキは小さく、第８図に示すように、標準偏差
で8.9％と非常に制御性がよくなつている。
このように本実施例では、エピタキシヤル成長
を減圧下の還元性雰囲気中で行うようにしたの
で、エピタキシヤル成長時に埋込ベース層の表面
濃度が低下するとともに、エピ膜の膜厚制御性が
向上することになり、これらが相俟つてベース幅
の変動による特性のばらつきを小さく抑えること
ができる。また上記エピタキシヤル成長後、熱処
理を行つて埋込ベース層の不純物をウエハ表面ま
で再拡散するようにしたため、活性ベース層がウ
エハ表面まで広がつて該活性ベース層上にはホー
ル蓄積効果をもたらすエピタキシヤル層が残存し
なくなり、高速化を図ることができる。このよう
に本実施例の方法では特性の制御性の向上と動作
の高速化を両立することができる。
を減圧下の還元性雰囲気中で行うようにしたの
で、エピタキシヤル成長時に埋込ベース層の表面
濃度が低下するとともに、エピ膜の膜厚制御性が
向上することになり、これらが相俟つてベース幅
の変動による特性のばらつきを小さく抑えること
ができる。また上記エピタキシヤル成長後、熱処
理を行つて埋込ベース層の不純物をウエハ表面ま
で再拡散するようにしたため、活性ベース層がウ
エハ表面まで広がつて該活性ベース層上にはホー
ル蓄積効果をもたらすエピタキシヤル層が残存し
なくなり、高速化を図ることができる。このよう
に本実施例の方法では特性の制御性の向上と動作
の高速化を両立することができる。
なお、以上の説明では酸化膜による素子間分離
の例を述べたが、勿論、I2Ｌの分離なしの場合、
さらに通常のバイポーラICプロセスで同一チツ
プに作る時のp+−ｎ接合分離についても適用で
きる。
の例を述べたが、勿論、I2Ｌの分離なしの場合、
さらに通常のバイポーラICプロセスで同一チツ
プに作る時のp+−ｎ接合分離についても適用で
きる。
以上のように本発明によれば、IIL回路を構成
する逆方向動作npnトランジスタの活性ベース層
を形成する工程を、砒素を不純物とする高濃度埋
込層に、ｎ形拡散層を選択的に形成するステツプ
と、その一部領域にボロンを注入し低濃度ｐ形拡
散層を選択的形成するステツプと、全面に低濃度
ｎ形エピタキシヤル層を減圧下の還元積雰囲気中
で成長するエピタキシヤル成長させるステツプ
と、熱処理により上記低濃度ｐ形拡散層の不純物
を上記低濃度ｎ形層の表面まで再拡散させる熱処
理ステツプとから構成したので、IIL回路の動作
の高速化を達成できるとともに、その特性の制御
性を向上できるという効果がある。
する逆方向動作npnトランジスタの活性ベース層
を形成する工程を、砒素を不純物とする高濃度埋
込層に、ｎ形拡散層を選択的に形成するステツプ
と、その一部領域にボロンを注入し低濃度ｐ形拡
散層を選択的形成するステツプと、全面に低濃度
ｎ形エピタキシヤル層を減圧下の還元積雰囲気中
で成長するエピタキシヤル成長させるステツプ
と、熱処理により上記低濃度ｐ形拡散層の不純物
を上記低濃度ｎ形層の表面まで再拡散させる熱処
理ステツプとから構成したので、IIL回路の動作
の高速化を達成できるとともに、その特性の制御
性を向上できるという効果がある。
第１図Ａ，ＢはI2Ｌの基本構造図と等価回路
図、第２図は一般的バイポーラICプロセスによ
るI2Ｌのnpnトランジスタの不純物分布図、第３
図はI2Ｌゲートの速度・電力特性図、第４図は埋
込ベース形I2Ｌの製造工程を示す断面図、第５図
は従来の埋込ベース形I2Ｌのnpnトランジスタの
不純物分布図、第６図は埋込ベース形I2Ｌの各プ
ロセスによる不純物分布図、第７図は埋込ベース
形I2Ｌでのエピ成長後の熱処理による不純物分布
図、第８図は従来法及び本発明による埋込ベース
I2Ｌの製造条件及び特性を示す図、第９図は本発
明による埋込ベース形I2Ｌの製造工程を示す断面
図である。 図において、１はP-形シリコン基板、２，２
ａはn+形拡散層、３，３ａ，３ｂはｐ形拡散層、
４，４ａはn-形エピタキシヤル層、６は分離酸
化膜、７，８はP+形拡散層、９，１０はn+形拡
散層、１１〜１４は配線である。
図、第２図は一般的バイポーラICプロセスによ
るI2Ｌのnpnトランジスタの不純物分布図、第３
図はI2Ｌゲートの速度・電力特性図、第４図は埋
込ベース形I2Ｌの製造工程を示す断面図、第５図
は従来の埋込ベース形I2Ｌのnpnトランジスタの
不純物分布図、第６図は埋込ベース形I2Ｌの各プ
ロセスによる不純物分布図、第７図は埋込ベース
形I2Ｌでのエピ成長後の熱処理による不純物分布
図、第８図は従来法及び本発明による埋込ベース
I2Ｌの製造条件及び特性を示す図、第９図は本発
明による埋込ベース形I2Ｌの製造工程を示す断面
図である。 図において、１はP-形シリコン基板、２，２
ａはn+形拡散層、３，３ａ，３ｂはｐ形拡散層、
４，４ａはn-形エピタキシヤル層、６は分離酸
化膜、７，８はP+形拡散層、９，１０はn+形拡
散層、１１〜１４は配線である。
Claims (1)
- 【特許請求の範囲】 １ IIL回路を構成する逆方向動作npnトランジ
スタを製造する方法において、 該トランジスタのベース層を形成する工程を、 砒素を不純物とする高濃度埋込ｎ形拡散層を選
択的に形成するステツプとその一部領域にボロン
を注入して低濃度ｐ形拡散層を選択的に形成する
ステツプと、 全面に低濃度ｎ形エピタキシヤル層を減圧下の
還元性雰囲気中で成長するエピタキシヤル成長ス
テツプと、 熱処理により上記低濃度ｐ形拡散層の不純物を
上記低濃度ｎ形層の表面まで再拡散させる熱処理
するステツプとから構成したことを特徴とする逆
方向動作npnトランジスタの製造方法。 ２ 上記熱処理は、素子間分離工程での熱処理を
用いておこなうことを特徴とする特許請求の範囲
第１項記載の逆方向動作npnトランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56036088A JPS57149769A (en) | 1981-03-11 | 1981-03-11 | Manufacture of reverse direction operation npn transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56036088A JPS57149769A (en) | 1981-03-11 | 1981-03-11 | Manufacture of reverse direction operation npn transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57149769A JPS57149769A (en) | 1982-09-16 |
| JPH0451981B2 true JPH0451981B2 (ja) | 1992-08-20 |
Family
ID=12459990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56036088A Granted JPS57149769A (en) | 1981-03-11 | 1981-03-11 | Manufacture of reverse direction operation npn transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57149769A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60226165A (ja) * | 1984-04-25 | 1985-11-11 | Sanyo Electric Co Ltd | 半導体注入集積論理回路装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2419837B2 (de) * | 1974-04-24 | 1976-12-02 | Nixdorf Computer Ag, 4790 Paderborn | Schaltungsanordnung zur adressierung eines mikroprogramms in datenverarbeitungseinrichtungen und verfahren zur durchfuehrung von sprungbefehlen |
| JPS50147675A (ja) * | 1974-05-15 | 1975-11-26 | ||
| JPS5477587A (en) * | 1977-12-02 | 1979-06-21 | Mitsubishi Electric Corp | Production of semiconductor device |
-
1981
- 1981-03-11 JP JP56036088A patent/JPS57149769A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57149769A (en) | 1982-09-16 |
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