JPH045218B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アドレス変換方式に関し、特に仮想
記憶方式においてベクトル演算時に好適なアドレ
ス変換方式に関する。

〔従来の技術〕

近年、気象予測や原子力分野におけるシミユレ
ーシヨンや、資源探査分野における画像処理等
で、超高速科学技術計算機（スーパーコンピユー
タ）の必要性が増大してきている。

スーパーコンピユータでは、配列状になつた多
量のデータの各組に対して同一演算を行なう、い
わゆるベクトル演算が主に実行される。配列状の
各要素は、比較的速度の遅い主記憶装置に蓄えら
れており、これを配列要素の先頭アドレス(B)と要
素間距離(D)とによつて、配列の行、列、対角方向
等（Ｂ＋iD）（ｉは整数）に一定間隔で処理装置
に読み出し、演算処理後に同一又は別の番地に格
納される。取扱う配列データは一般に主記憶装置
の容量に比べて大きなものとなるため、プログラ
ム上での論理アドレスをアドレス変換表に従つて
実アドレスに変換して主記憶装置をアクセスす
る、いわゆる仮想記憶方式を採るのが一般的であ
る。

アドレス変換を高速に行なうために、アドレス
変換バツフア（以下変換バツフアと略記する）を
設けて、主記憶装置に格納されているアドレス変
換表の写しを保持するようにしたものが多い。ベ
クトル演算を行なう処理装置の性能を向上させる
には、内部処理速度に見合つた主記憶装置へのア
クセスが重要となる。

従来、この種のアドレス変換方式は、同時に複
数の主記憶アクセスを行なうのに、変換セツトを
各アクセス毎に複数個設けて、複数ページに対す
るアドレス変換データを同時に読み出し、複数ペ
ージに及ぶ主記憶アクセスを同時に処理すること
によつて、主記憶装置とのデータスループツトの
向上をはかつている（例えば、特開昭57−57370
号公報）。

〔発明が解決しようとする問題点〕

このような従来構成においては、複数個の変換
セツトを備えることになるため、ハードウエアの
増量を招くというい欠点がある。また、従来、こ
の種の他のアドレス変換方式に、変換セツトを分
割し、アスセスをインタリーブして少ないハード
ウエア量で前述と同等に近い高価を狙つたものが
あるが、この様な構成では同時には１つのアドレ
ス変換しかできないという欠点があつた。

本発明の目的は、ベクトル演算では同時に処理
すべきアクセスは同一方向に連続する数ページに
またがる場合が多いことに着目し、連続する数ペ
ージのアドレス変換を少ないハードウエアによつ
て同時に行なえるようなアドレス変換方式を提供
することにある。

〔問題点を解決するための手段及び作用〕

本発明の方式は、プログラムでアクセス可能な
論理アドレス空間を論理アドレスの上位Ｓビツト
により部分空間に分割し、各部分空間はひきつづ
くＭビツトとＮビツトとによつてページに等分割
され、前記各部分空間に対応して前記Ｎビツトの
内容を同一とする前記ページに対する２のＭ乗数
個のアドレス変換データの一部もしくは全部を格
納する２のＮ乗数個の変換バツフアを含む２のＳ
乗個の変換セツトと、前記Ｍビツトの内容と
“１”とを少なくとも加算または減算する少なく
とも１個の演算器と、少なくとも前記Ｎビツトの
内容に基づいて前記各変換セツトの前記各変換バ
ツフア対応の第１の切替信号を発生する第１のア
ドレス調整回路と、前記第１の切替信号に応答し
て前記Ｍビツトの内容または前記演算器出力のい
ずれかを受け入れて前記各変換セツトの各変換バ
ツフアへの検索アドレスとする前記変換バツフア
対応の第１の切替器と、少なくとも前記Ｓビツ
ト、ＭビツトとＮビツトの内容に基づいて前記各
変換バツフア対応の第２の切替信号を発生する第
２のアドレス調整回路と、前記第２の切替信号に
応答して前記各変換バツフア対応に前記各変換セ
ツトからの変換済アドレスを切替える第２の切替
器とを設け、前記論理アドレスによつて指定され
るページからの連続する２のＮ状数個のページに
対する実ページアドレスを一挙に得るようにした
ことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロツク図
で、本実施例はアドレスレジスタ１と、アクセス
方向情報レジスタ２と、演算器３と、第１のアド
レス調整回路４と、第２のアドレス調整回路５
と、４個の第１の切替回路５０，５１，５２及び
５３と、４個の変換バツフア６０，６１，６２、
及び６３を１組とするアドレス変換セツト６と、
４個の変換バツフア７０，７１，７２、及び７３
を１組とするアドレス変換セツト７と、４個の第
２の切替回路８０，８１，８２、及び８３とから
構成される。

アドレスレジスタ１には、プログラム上で設定
可能な2¹⁸個の論理アドレスを指定できるように
18ビツトの論理アドレス信号が処理装置（図示せ
ず）によつて設定可能である。論理アドレス信号
のうち上位から１ビツト、５ビツト、２ビツト及
び10ビツトは、それぞれ部分空間番号Ｓ、第１の
ページ番号Ｍ、第２のページ番号Ｎ及びページ内
アドレスＡを表わしている。すなわち論理アドレ
ス空間は、２個の部分空間（以下、これらを第１
の部分空間及び第２の部分空間と称す）に分割さ
れ、１つの部分空間は128個のページに、さらに
１ページは1024アドレスに分割されている。

部分空間は部分空間番号Ｓによつて指定され、
アドレス変換セツト６は、第１の部分空間に対す
るアドレス変換データを格納し、アドレス変換セ
ツト７は、第２の部分空間に対するアドレス変換
データを格納する。すなわちアドレス変換セツト
６及びアドレス変換セツト７は、部分空間番号Ｓ
が“０”及び“１”となる部分空間に対応してい
る。

ページは第１のページ番号Ｍと、第２のページ
番号Ｎとで指定され、変換バツフア６０，６１，
６２及び６３のそれぞれは、第１の部分空間にお
けるＮを同一とするページに対する２のＭ乗数個
のアドレス変換データを格納し、変換バツフア７
０，７１，７２及び７３のそれぞれは、第２の部
分空間におけるＮを同一とするページに対する２
のＭ乗数個のアドレス変換データを格納する。す
なわち変換バツフア６０及び７０は第２のページ
番号Ｎが“０”となるページ群（32ページからな
る）に、変換バツフア６１及び７１は第２のペー
ジ番号Ｎが“１”となるページ群に、変換バツフ
ア６２及び７２は第２のページ番号Ｎが“２”と
なるページ群に、変換バツフア６３及び７３は第
２のページ番号Ｎが“３”となるページ群に対応
している。

第２図は本実施例における論理アドレスと実ア
ドレスとの関係を示す。部分空間番号Ｓと第１の
ページ番号Ｍと第２のページ番号Ｎとで表現され
る論理ページ番号LPは、実ページ番号RPにアド
レス変換され、この実ページ番号RPとページ内
アドレスＡ（論理アドレスのものと同一）とによ
つて主記憶装置（図示せず）を直接にアクセスで
きるようになる。このアドレス変換を行うことに
よつて、主記憶装置が32ページ分の容量であるに
もかかわらず、同時に必要な32ページ以下のペー
ジを主記憶装置にロードしておけば、プログラム
上はあたかも各々が128ページからなる２つの部
分空間があるかのようにデータを扱うことができ
る。

上記のようなアドレス変換を行うためのアドレ
ス変換データは、プログラムやデータ等と共に、
主記憶装置に格納されている。このアドレス変換
データの第１の部分空間に対するアドレス変換デ
ータの第２のページ番号Ｎを同一とする32個のア
ドレス変換データが、それぞれ高速メモリで構成
される変換バツフア６０，６１，６２及び６３の
アドレス変換セツト６に、主記憶装置から予めロ
ードされている。同様に、第２の部分空間に対す
るアドレス変換データも、変換バツフア７０，７
１，７２及び７３のアドレス変換セツト７に予め
ロードされている。

さて、処理装置はプログラムに沿つて主記憶装
置内の命令を読み出して解読し、オペランドデー
タを読み出して演算処理を行つた後に、該演算結
果を必要ならば主記憶装置に格納するという一連
のデータ処理を行う。これらのデータ処理の過程
において、主記憶装置へのアクセスを必要とする
たびごとに、前述のようなアドレス変換が行なわ
れることになる。

ベクトル演算の場合には、同一演算の対象デー
タが複数ページに及ぶことが多いので、処理装置
は一挙にアクセスすべき要素の先頭論理アドレス
信号をアドレスレジスタ１に設定するとともに、
アクセス方向情報レジスタ２にアクセス方向情報
を設定する。アクセス方向情報は、アドレスレジ
スタ１に設定された論理アドレス信号のうち、部
分空間番号Ｓと第１のページ番号Ｍと第２のペー
ジ番号Ｎとによつて指定されるページとともにア
ドレス変換が行なわれるべきページを指定するた
めに使用される。

第３−１図及び第３−２図は、このことを理解
ならしめるための図であり、第３−１図はアクセ
ス方向情報がプラス、第３−２図はアクセス方向
情報がマイナスの場合にそれぞれ対応している。
第３−１図及び第３−２図における数字０、１、
２及び３のそれぞれは、第２のページ番号Ｎの値
であり、アドレス変換セツト６においては、順に
変換バツフア６０，６１，６２及び６３が対応
し、アドレス変換セツト７においては、順に変換
バツフア７０，７１，７２及び７３が対応してい
る。また記号Ｘ−１、Ｘ、及びＸ＋１は、第１の
ページ番号Ｍの値を示すものとする。数字０、
１、２または３と、記号Ｘ−１、Ｘ、またはＸ＋
１とで指定されるアドレスは、各アドレス変換セ
ツトにおける特定のページに対する実ページ番号
のアドレスである。記号LPはアクセスすべき先
頭要素の論理ページ番号を示し、“LP”、“LP＋
１”、“LP＋２”、及び“LP＋３”は昇順の連続
する４ページを、“LP”、“LP−１”、“LP−２”、
及び“LP−３”は降順の連続する４ページを示
す。Ｘ（０）、Ｘ(1)、Ｘ(2)、及びＸ(3)は数字０、
１、２及び３に対応する変換バツフアを示す。

第３−１図において、第２のページ番号Ｎが
“２”であるページがアドレスレジスタ１に、か
つアクセス方向情報としてプラスがアクセス方向
情報レジスタ２に設定された場合、先頭要素の論
理ページ番号“LP”に対する実ページ番号がＸ
(2)の変換バツフアの“Ｘ”で指定されるアドレス
から、論理ページ番号“LP＋１”に対する実ペ
ージ番号がＸ(3)の変換バツフアの“Ｘ”で指定さ
れるアドレスから、論理ページ番号“LP＋２”
に対する実ページ番号がＸ（０）の変換バツフア
の“Ｘ＋１”で指定されるアドレスから、論理ペ
ージ番号“LP＋３”に対する実ページ番号がＸ
(1)の変換バツフアの“Ｘ＋１”で指定されるアド
レスから読み出されることを示す。第２のページ
番号Ｎが“０”、“１”及び“３”の場合について
も第３−１図より容易に理解される。

第３−２図は、第３−１図のそれぞれが、マイ
ナスのアクセス方向情報が与えられた場合を示す
点が異なる。たとえば、第２のページ番号Ｎが
“１”の場合、連続する４ページ“LP”、“LP−
１”、“LP−２”及び“LP−３”に対する実ペー
ジ番号が、変換バツフアＸ(1)、Ｘ（０）、Ｘ(3)及び
Ｘ(2)のそれぞれ順に“Ｘ”、“Ｘ”、“Ｘ−１”及び
“Ｘ−１”で指定されるアドレスから読み出され
ることを示す。第２のページ番号Ｎが“０”、
“２”及び“３”の場合についても同様にして、
第３−２図より理解することができる。

上記の説明において、アドレス変換セツト６が
使用されるかアドレス変換セツト７が使用される
かは、部分空間番号Ｓによつて決まるが、先頭要
素の論理ページ番号及びアクセス方向により、連
続する４ページが部分空間の境界をまたぐ場合が
ある。この場合におけるアドレス変換方式が本発
明の最も特徴とするところであり、第４−１図及
び第４−２図はこの理解を容易ならしめるための
図である。第４−１図はアクセス方向情報がプラ
ス、第４−２図はアクセス方向情報がマイナスの
場合にそれぞれ対応している。前記第４−１図及
び第４−２図において、Ｓ、Ｍ及びＮの値はそれ
ぞれ部分空間番号Ｓ、第１のページ番号Ｍ及び第
２のページ番号Ｎの値を示している。Ｘ（０）、Ｘ
(1)、Ｘ(2)及びＸ(3)は、順にＮの値“０”、“１”、
“２”及び“３”に対応する変換バツフアを示し
ている。

第４−１図において、部分空間番号Ｓの値とし
て“０”が、第１のページ番号Ｍの値として31
が、第２のページ番号Ｎの値として“２”である
ページがアドレスレジスタ１に、かつアクセス方
向情報としてプラスがアクセス方向情報レジスタ
２に設定された場合、先頭要素の論理ページ番号
“LP”に対する実ページ番号が変換バツフア６２
の“31”で指定されるアドレスから、論理ページ
番号“LP＋１”に対する実ページが変換バツフ
ア６３の“31”で指定されるアドレスから、論理
ページ番号“LP＋２”に対する実ページ番号が
変換バツフア７０の“０”で指定されるアドレス
から、論理ページ番号“LP＋３”に対する実ペ
ージ番号が変換バツフア７１の“０”で指定され
るアドレスから読み出されることを示す。つまり
論理ページ番号“LP”及び“LP＋１”に対する
実ページ番号はアドレス変換セツト６により、論
理ページ番号“LP＋２”及び“LP＋３”に対す
る実ページはアドレス変換セツト７により変換さ
れることになる。部分空間番号Ｓの値が“０”
で、第１のページ番号Ｍの値が“31”で、第２の
ページ番号Ｎの値が“０”、“１”、及び“３”の
場合についても、第４−１図より容易に理解され
る。

第４−２図は、第４−１図と、マイナスのアク
セス方向情報を与えられ、連続する４ページが部
分空間の境界をまたぐ場合を示す点が異なる。た
とえば、部分空間番号Ｓの値として“１”が、第
１のページ番号Ｍの値として“０”が、第２のペ
ージ番号Ｎの値として“１”がアドレスレジスタ
１に、かつアクセス方向情報としてマイナスがア
クセス方向情報レジスタ２に設定された場合、先
頭要素の論理ページ番号“LP”に対する実ペー
ジ番号が変換バツフア７１の“０”で指定される
アドレスから、論理ページ番号“LP−１”に対
する実ページ番号が変換バツフア７０の“０”で
指定されるアドレスから、論理ページ番号“LP
−２”に対する実ページ番号が変換バツフア６３
の“31”で指定されるアドレスから、論理ページ
番号“LP−３”に対する実ページ番号が変換バ
ツフア６２の“31”で指定されるアドレスから読
み出されることを示す。つまり、論理ページ番号
“LP”及び“LP−１”に対する実ページ番号は
アドレス変換セツト７により、論理ページ番号
“LP−２”及び“LP−３”に対する実ページ番
号はアドレス変換セツト６により変換されること
を示している。部分空間番号Ｓの値が“１”で、
第１のページ番号Ｍの値が“０”で、第２ページ
番号Ｎの値が“０”、“２”及び“３”の場合につ
いても、第４−２図より容易に理解される。

以上、第４−１図及び第４−２図において説明
したように、連続する４ページの論理ページ番号
が第１の部分空間と第２の部分空間の境界をまた
いでも、一挙に実ページ番号が得られることにな
る。

再び第１図を参照すると、演算器３は、アクセ
ス方向情報レジスタ２に設定されたアクセス方向
情報がプラスのときに、アドレスレジスタ１に設
定された第１のページ番号Ｍの値に“１”を加算
し、アクセス方向情報がマイナスのときに、第１
のページ番号Ｍの値から“１”を減算し、これら
の演算結果は第１の切替回路５０，５１，５２及
び５３のそれぞれに供給される。

第１のアドレス調整回路４は、方向情報レジス
タ２に設定されたアクセス方向情報とアドレスレ
ジスタ１に設定された第２のページ番号Ｎの値に
基づいて、第１の切替回路５０〜５３対応に切替
信号を発生して、第１の切替回路５０〜５３に供
給する。第１の切替回路５０〜５３のそれぞれ
は、この切替信号に応答して、第１のページ番号
Ｍの値と演算器３の値を選択して受け入れる。第
１の切替回路５０の出力は変換バツフア６０及び
７０に供給され、第１の切替回路５１の出力は変
換バツフア６１及び７１に供給され、第１の切替
回路５２の出力は変換バツフア６２及び７２に供
給され、第１切替回路５３の出力は変換バツフア
６３及び７３に供給される。

変換バツフア６０及び７０においては、第１の
切替回路５０の出力によつて指定されるアドレス
から実ページ番号が読み出され、第２の切替回路
８０に供給される。変換バツフア６１及び７１に
おいては、第１の切替回路５１の出力によつて指
定されるアドレスから実ページ番号が読み出さ
れ、第２の切替回路８１に供給される。変換バツ
フア６２及び７２においては、第１の切替回路５
２の出力によつて指定されるアドレスから実ペー
ジ番号が読み出され、第２の切替回路８２に供給
される。変換バツフア６３及び７３においては、
第１切替回路５３の出力によつて指定されるアド
レスから実ページ番号が読み出され、第２の切替
回路８３に供給される。

第２のアドレス調整回路５は、アクセス方向情
報レジスタ２に設定されたアクセス方向情報と、
アドレスレジスタ１に設定された部分空間番号Ｓ
の値と、第１のページ番号Ｍの値と、第２のペー
ジ番号Ｎの値に基づいて、第２の切替回路８０〜
８３対応に切替信号を発生し、第２の切替回路８
０〜８３に供給する。

第５図に部分空間の境界をまたぐ場合の第２の
アドレス調整回路５より第２の切替回路８０〜８
３に供給される切替信号を示す。第５図におい
て、Y₀，Y₁，Y₂及びY₃は順に第２の切替回路８
０，８１，８２及び８３に供給される切替信号で
あり、“０”ならばアドレス変換セツト６に属す
る変換バツフアから読み出されてくる実ページ番
号を選択し、“１”ならばアドレス変換セツト７
に属する変換バツフアから読み出されてくる実ペ
ージ番号を選択する。

第５図に示した信号を供給することにより、第
４−１図及び第４−２図で示したアドレス変換が
可能であることは容易に理解できる。また部分空
間の境界をまたがない場合は、部分空間番号Ｓの
値が“０”であれば、第２のアドレス調整回路５
の出力はすべて“０”であり、部分空間番号Ｓの
値が“１”であれば、第２のアドレス調整回路５
の出力はすべて“１”であることは明らかであ
る。

以上のようにして、第２の切替回路８０〜８３
から連続する４ページの論理ページ番号に対する
実ページ番号が読み出される。

以上述べたすべての実施例において、変換バツ
フアは主記憶装置が格納するアドレス変換表中の
全アドレス変換データの写しを保持しているとし
ているが、本発明は変換表中の一部のアドレス変
換データの写しを保持しているものも含む。

〔発明の効果〕

本発明によれば、以上のような構成の採用によ
つて、アドレス変換を行なうべきページの選択を
ページのアクセス方向と先頭ページとに基づいて
行ない、部分空間の境界をまたいでも連続する複
数ページのアドレス変換を少量のハードウエアに
よつて同時に行うことが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示したブロツク
図、第２図、第３−１図、第３−２図、第４−１
図、第４−２図及び第５図は第１図を説明するた
めの図である。 １……アドレスレジスタ、２……アクセス方向
情報レジスタ、３……演算器、４……第１のアド
レス調整回路、５……第２のアドレス調整回路、
６，７……アドレス変換セツト、５０，５１，５
３……第１の切替回路、６０，６１，６２，６
３，６４，７０，７１，７２，７３……変換バツ
フア、８０，８１，８２，８３……第２の切替回
路。

Claims (1)

【特許請求の範囲】
1. １ プログラムでアクセス可能な論理アドレス空
   間を論理アドレスの上位Ｓビツトにより部分空間
   に分割し、各部分空間はひきつづくＭビツトとＮ
   ビツトとによつてページに等分割され、前記各部
   分空間に対応して前記Ｎビツトの内容を同一とす
   る前記ページに対する２のＭ乗数個のアドレス変
   換データの一部もしくは全部を格納する２のＮ乗
   数個の変換バツフアを含む２のＳ乗個の変換セツ
   トと、前記Ｍビツトの内容と“１”とを少なくと
   も加算または減算する少なくとも１個の演算器
   と、少なくとも前記Ｎビツトの内容に基づいて前
   記各変換セツトの前記各変換バツフア対応の第１
   の切替信号を発生する第１のアドレス調整回路
   と、前記第１の切替信号に応答して前記Ｍビツト
   の内容または前記演算器出力のいずれかを受け入
   れて前記各変換セツトの各変換バツフアへの検索
   アドレスとする前記変換バツフア対応の第１の切
   替器と、少なくとも前記Ｓビツト、Ｍビツトと、
   Ｎビツトの内容に基づいて前記各変換バツフア対
   応の第２の切替信号を発生する第２のアドレス調
   整回路と、前記第２の切替信号に応答して前記各
   変換バツフア対応に前記各変換セツトからの変換
   済アドレスを切替える第２の切替器とを設けたこ
   とを特徴とするアドレス変換方式。