JPH087719B2 - 情報処理システム - Google Patents
情報処理システムInfo
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- JPH087719B2 JPH087719B2 JP1032294A JP3229489A JPH087719B2 JP H087719 B2 JPH087719 B2 JP H087719B2 JP 1032294 A JP1032294 A JP 1032294A JP 3229489 A JP3229489 A JP 3229489A JP H087719 B2 JPH087719 B2 JP H087719B2
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理システムに関し、特にマルチプロセ
ッサシステムに適したアドレス変換方式に関する。
ッサシステムに適したアドレス変換方式に関する。
［従来の技術］ 近年、気象予測、原子力分野などにおける数値シミュ
レーションを行なうために、超高速科学技術計算機（ス
ーパーコンピュータ）と呼ばれる情報処理システムの普
及が著しい。並列処理性を高め、さらに高い性能を得る
ため、複数のプロセッサがジョブやタクスを分散して処
理するマルチプロセッサシステムに対する需要が高まっ
ている。
レーションを行なうために、超高速科学技術計算機（ス
ーパーコンピュータ）と呼ばれる情報処理システムの普
及が著しい。並列処理性を高め、さらに高い性能を得る
ため、複数のプロセッサがジョブやタクスを分散して処
理するマルチプロセッサシステムに対する需要が高まっ
ている。
科学技術計算の分野で取り扱うデータ配列は、主記憶
の容量に比べて大きなものが多く、プログラム上での論
理アドレスをアドレス変換表に基づいて実アドレスに変
換し、主記憶装置をアクセスする、所謂、仮想記憶方式
を採るのが一般的である。また、アドレス変換は、ペー
ジ単位に行なわれ、アドレス変換を高速に行なうため
に、アドレス変換バッファを設けて、主記憶装置内に格
納されているアドレス変換表の写しを保持するようにし
た情報処理システムが多い。
の容量に比べて大きなものが多く、プログラム上での論
理アドレスをアドレス変換表に基づいて実アドレスに変
換し、主記憶装置をアクセスする、所謂、仮想記憶方式
を採るのが一般的である。また、アドレス変換は、ペー
ジ単位に行なわれ、アドレス変換を高速に行なうため
に、アドレス変換バッファを設けて、主記憶装置内に格
納されているアドレス変換表の写しを保持するようにし
た情報処理システムが多い。
［発明が解決しようとする課題］ 従来のマルチプロセッサシステムにおいては、個々の
プロセッサが必要に応じてアドレス変換バッファに自プ
ロセッサ番号とアドレス変換表をロードしている。その
為、マルチタスキングなどにおいて、複数のプロセッサ
が同一ページをアクセスする場合、各プロセッサが個々
にアドレス変換バッファにアドレス変換表をロードする
ため、システムとしてのオーバーヘッドが多くなる。ま
た、本出願人によって出願された特開昭62−2338号公報
のように、アドレス変換表ロードのオーバーヘッドを減
少させるために、複数のページから成る部分空間のペー
ジ変換表を一括してロードする方式を採用していると、
プロセッサの数に応じたアドレス変換バッファの容量が
必要となり、実用に即しないものとなってきた。
プロセッサが必要に応じてアドレス変換バッファに自プ
ロセッサ番号とアドレス変換表をロードしている。その
為、マルチタスキングなどにおいて、複数のプロセッサ
が同一ページをアクセスする場合、各プロセッサが個々
にアドレス変換バッファにアドレス変換表をロードする
ため、システムとしてのオーバーヘッドが多くなる。ま
た、本出願人によって出願された特開昭62−2338号公報
のように、アドレス変換表ロードのオーバーヘッドを減
少させるために、複数のページから成る部分空間のペー
ジ変換表を一括してロードする方式を採用していると、
プロセッサの数に応じたアドレス変換バッファの容量が
必要となり、実用に即しないものとなってきた。
［課題を解決するための手段］ 本発明による情報処理システムは、プログラムでアク
セス可能な複数のページから成る論理アドレス空間を複
数のページから成る複数の部分空間に分割し、ページ単
位に論理アドレスから実アドレスに変換して、該変換さ
れた実アドレスによってアクセスされる記憶装置を複数
の処理装置が共有する情報処理システムに於いて、前記
アドレス変換を高速に行うため前記複数の処理装置間で
共有され、前記記憶装置内に前記部分空間単位で格納さ
れている複数のアドレス変換表の写しを複数個保持する
アドレス変換バッファと、該アドレス変換バッファへ前
記アドレス変換表の１つのロードするように制御するロ
ード制御手段と、前記アドレス変換バッファにロードし
た前記各アドレス変換表に対応する部分空間を指示する
部分空間番号情報を登録するための部分空間番号登録領
域及び該部分空間を共有する処理装置を指示する処理装
置番号情報を登録するための処理装置番号登録領域とを
複数組有する番号情報登録手段と、該番号情報登録手段
への登録を制御する登録制御手段とを有する。
セス可能な複数のページから成る論理アドレス空間を複
数のページから成る複数の部分空間に分割し、ページ単
位に論理アドレスから実アドレスに変換して、該変換さ
れた実アドレスによってアクセスされる記憶装置を複数
の処理装置が共有する情報処理システムに於いて、前記
アドレス変換を高速に行うため前記複数の処理装置間で
共有され、前記記憶装置内に前記部分空間単位で格納さ
れている複数のアドレス変換表の写しを複数個保持する
アドレス変換バッファと、該アドレス変換バッファへ前
記アドレス変換表の１つのロードするように制御するロ
ード制御手段と、前記アドレス変換バッファにロードし
た前記各アドレス変換表に対応する部分空間を指示する
部分空間番号情報を登録するための部分空間番号登録領
域及び該部分空間を共有する処理装置を指示する処理装
置番号情報を登録するための処理装置番号登録領域とを
複数組有する番号情報登録手段と、該番号情報登録手段
への登録を制御する登録制御手段とを有する。
本発明の第１の態様によれば、登録制御手段は、アド
レス変換表ロード命令の指示により、共有する部分空間
番号情報と、共有対象となる共有処理装置番号情報と、
共有指示情報とを受け、該共有する部分空間番号情報と
該共有対象となる共有処理装置番号情報との両方が一致
する部分空間番号情報と処理装置番号情報とが登録され
ている組の処理装置番号登録領域に、前記アドレス変換
表ロード命令発行元の処理装置番号情報を登録すると共
に、前記部分空間番号登録領域に登録されていた部分空
間番号情報と前記共有する部分空間番号情報とが一致
し、かつ前記処理装置番号登録領域に前記アドレス変換
表ロード命令発行元の所装置番号情報が登録されていれ
ば、当該組の処理装置番号登録領域に登録されている前
記アドレス変換表ロード命令発行元の処理装置番号情報
の無効化処理を行う。
レス変換表ロード命令の指示により、共有する部分空間
番号情報と、共有対象となる共有処理装置番号情報と、
共有指示情報とを受け、該共有する部分空間番号情報と
該共有対象となる共有処理装置番号情報との両方が一致
する部分空間番号情報と処理装置番号情報とが登録され
ている組の処理装置番号登録領域に、前記アドレス変換
表ロード命令発行元の処理装置番号情報を登録すると共
に、前記部分空間番号登録領域に登録されていた部分空
間番号情報と前記共有する部分空間番号情報とが一致
し、かつ前記処理装置番号登録領域に前記アドレス変換
表ロード命令発行元の所装置番号情報が登録されていれ
ば、当該組の処理装置番号登録領域に登録されている前
記アドレス変換表ロード命令発行元の処理装置番号情報
の無効化処理を行う。
本発明の第２の態様によれば、登録制御手段は、アド
レス変換表ロード命令の指示により、共有解除する部分
空間番号情報と、共有解除対象となる共有解除処理装置
番号情報と、共有解除指示情報とを受け、該共有解除す
る部分空間番号情報と該共有解除対象となる共有解除処
理装置番号情報との両方が一致する部分空間番号情報と
処理装置番号情報とが登録されている組の処理装置番号
登録領域から、前記アドレス変換表ロード命令発行元の
処理装置番号情報を削除すると共に、前記共有解除する
部分空間番号情報に対応するアドレス変換表を前記アド
レス変換バッファにロードする。
レス変換表ロード命令の指示により、共有解除する部分
空間番号情報と、共有解除対象となる共有解除処理装置
番号情報と、共有解除指示情報とを受け、該共有解除す
る部分空間番号情報と該共有解除対象となる共有解除処
理装置番号情報との両方が一致する部分空間番号情報と
処理装置番号情報とが登録されている組の処理装置番号
登録領域から、前記アドレス変換表ロード命令発行元の
処理装置番号情報を削除すると共に、前記共有解除する
部分空間番号情報に対応するアドレス変換表を前記アド
レス変換バッファにロードする。
［実施例］ 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例による情報処理システムの
構成を示すブロック図である。
構成を示すブロック図である。
本実施例の情報処理システムは、命令語がセットされ
る命令語レジスタ１と、この命令語レジスタ１にセット
された命令語を解読するデコーダ回路２と、レジスタ番
号０番〜７番で示される汎用のレジスタ30〜37により構
成されるレジスタ群３と、部分空間ごとに対応するアド
レス変換表を一括して格納可能な８つの領域40〜47を有
するアドレス変換バッファ４と、アドレス変換バッファ
４に格納されているアドレス変換表に対応する部分空間
番号とこれをアクセスすることが可能なプロセッサ番号
をそれぞれ領域40〜47対応に登録するレジスタ50〜57に
より構成されるディレクトリ５と、アドレス変換表のロ
ードを制御するロード制御回路６と、ディレクトリ５へ
の登録を制御するディレクトリ制御回路７と、主記憶装
置８と、順にプロセッサ番号０〜３番のプロセッサ10〜
13と、これらプロセッサ10〜13からの命令を選択して、
命令語レジスタ１にセットする命令選択回路９とから構
成されている。
る命令語レジスタ１と、この命令語レジスタ１にセット
された命令語を解読するデコーダ回路２と、レジスタ番
号０番〜７番で示される汎用のレジスタ30〜37により構
成されるレジスタ群３と、部分空間ごとに対応するアド
レス変換表を一括して格納可能な８つの領域40〜47を有
するアドレス変換バッファ４と、アドレス変換バッファ
４に格納されているアドレス変換表に対応する部分空間
番号とこれをアクセスすることが可能なプロセッサ番号
をそれぞれ領域40〜47対応に登録するレジスタ50〜57に
より構成されるディレクトリ５と、アドレス変換表のロ
ードを制御するロード制御回路６と、ディレクトリ５へ
の登録を制御するディレクトリ制御回路７と、主記憶装
置８と、順にプロセッサ番号０〜３番のプロセッサ10〜
13と、これらプロセッサ10〜13からの命令を選択して、
命令語レジスタ１にセットする命令選択回路９とから構
成されている。
まず、第２図を参照して、本実施例における論理アド
レスと実アドレスとの関係を示す。
レスと実アドレスとの関係を示す。
部分空間番号Ｓとページ番号Ｐとで表現される論理ペ
ージLPは、実ページRPにアドレス変換され、この実ペー
ジRPとページ内アドレス（Ａ論理アドレスのものと同
一）とによって、実アドレスが生成される。
ージLPは、実ページRPにアドレス変換され、この実ペー
ジRPとページ内アドレス（Ａ論理アドレスのものと同
一）とによって、実アドレスが生成される。
第１図を参照して説明すれば、プロセッサ番号PN及び
部分空間番号でディレクトリ５をサーチし、対応するア
ドレス変換バッファ４内の領域をページ番号Ｐで索引
し、得られた実ページRPとページ内アドレスＡとを連結
した実アドレスで、主記憶装置８を直接アクセスする。
これらのアドレス変換方式は、従来と同様であるため、
第１図中ではそれらのパスは省略されている。
部分空間番号でディレクトリ５をサーチし、対応するア
ドレス変換バッファ４内の領域をページ番号Ｐで索引
し、得られた実ページRPとページ内アドレスＡとを連結
した実アドレスで、主記憶装置８を直接アクセスする。
これらのアドレス変換方式は、従来と同様であるため、
第１図中ではそれらのパスは省略されている。
さて、プロセッサ番号PNが１番のマスタプロセッサ11
が部分空間番号Ｓ（これを３番とする）をアクセスする
プログラムを実行していると仮定しよう。この時、アド
レス変換バッファ４の領域44に部分空間番号３番を構成
する16ページ分のアドレス変換表が一括ロードされてい
て、対応するディレクトリ５内のレジスタ54に空間番号
の３番とプロセッサ番号１番が登録されている。
が部分空間番号Ｓ（これを３番とする）をアクセスする
プログラムを実行していると仮定しよう。この時、アド
レス変換バッファ４の領域44に部分空間番号３番を構成
する16ページ分のアドレス変換表が一括ロードされてい
て、対応するディレクトリ５内のレジスタ54に空間番号
の３番とプロセッサ番号１番が登録されている。
第３図はレジスタ54への登録状態の詳細を示す図であ
る。
る。
レジスタ54はビット番号０〜６までの７ビット構成
で、ビット番号０〜２までの３ビットには部分空間番号
（３番）が登録されている。ビット番号３〜６までの４
ビットは、ビット番号3,4,5,6の順で、プロセッサ番号
0,1,2,3番に対応したビットで、このビットに“1"がセ
ットされている番号のプロセッサが、登録されている部
分空間番号対応のアドレス変換表を共有し参照すること
ができることを示している。
で、ビット番号０〜２までの３ビットには部分空間番号
（３番）が登録されている。ビット番号３〜６までの４
ビットは、ビット番号3,4,5,6の順で、プロセッサ番号
0,1,2,3番に対応したビットで、このビットに“1"がセ
ットされている番号のプロセッサが、登録されている部
分空間番号対応のアドレス変換表を共有し参照すること
ができることを示している。
今、ビット番号４にのみ“1"がセットされているの
で、１番のマスタプロセッサ11のみアドレス変換表を参
照できる。なお、レジスタ50〜57はすべて同一構成であ
る。
で、１番のマスタプロセッサ11のみアドレス変換表を参
照できる。なお、レジスタ50〜57はすべて同一構成であ
る。
アドレス変換表は、主記憶装置８の先頭アドレスより
連続したエリアに、１つの部分空間に対応する全エント
リ16ページ分が格納されている。ロード制御回路６は、
命令語によって指定されるアドレス変換表の先頭アドレ
スより、順次、アドレス変換表の各エントリを示すアド
レスを作成して、主記憶装置８に読み出し、要求を連続
的に送出し、高速にアドレス変換表の全エントリ16ペー
ジ分を読み出すよう制御する。ディレクトリ制御回路７
は、アドレス変換バッファ４内のロード領域としてディ
レクトリ５内のレジスタ50〜57をサーチし、ビット番号
３〜６がすべて“0"のレジスタで最もレジスタ番号の若
いレジスタに対応する部分領域にロードする。アドレス
変換表のロードは、１番のマスタプロセッサ11の部分空
間３番をアクセスするプログラム実行に先がけて行なわ
れる。
連続したエリアに、１つの部分空間に対応する全エント
リ16ページ分が格納されている。ロード制御回路６は、
命令語によって指定されるアドレス変換表の先頭アドレ
スより、順次、アドレス変換表の各エントリを示すアド
レスを作成して、主記憶装置８に読み出し、要求を連続
的に送出し、高速にアドレス変換表の全エントリ16ペー
ジ分を読み出すよう制御する。ディレクトリ制御回路７
は、アドレス変換バッファ４内のロード領域としてディ
レクトリ５内のレジスタ50〜57をサーチし、ビット番号
３〜６がすべて“0"のレジスタで最もレジスタ番号の若
いレジスタに対応する部分領域にロードする。アドレス
変換表のロードは、１番のマスタプロセッサ11の部分空
間３番をアクセスするプログラム実行に先がけて行なわ
れる。
今、２番のスレーブプロセッサ12が１番のマスタプロ
セッサ11と部分空間３番を共有してプログラムを実行し
ようとして、これに先がけ、命令語レジスタ１にプロセ
ッサ番号PN（２番）とアドレス変換表ロード命令がセッ
トされる。
セッサ11と部分空間３番を共有してプログラムを実行し
ようとして、これに先がけ、命令語レジスタ１にプロセ
ッサ番号PN（２番）とアドレス変換表ロード命令がセッ
トされる。
命令語のＲ部は、レジスタ群３内のレジスタ番号５の
レジスタ35を指定しているとしよう。又、Ｒ部によって
指定されたレジスタ35は、共有するアドレス変換表の部
分空間番号Ｓ（３番）と、共有指示ビットCM（“1"がセ
ットされていて、マスタプロセッサとの部分空間共有を
意味する）と、マスタプロセッサ番号MP（１番）を保持
しているとしよう。
レジスタ35を指定しているとしよう。又、Ｒ部によって
指定されたレジスタ35は、共有するアドレス変換表の部
分空間番号Ｓ（３番）と、共有指示ビットCM（“1"がセ
ットされていて、マスタプロセッサとの部分空間共有を
意味する）と、マスタプロセッサ番号MP（１番）を保持
しているとしよう。
命令語の命令コード部OPは、デコード回路２に送ら
れ、ここでアドレス変換表ロード命令であることが解読
され、ディレクトリ制御回路７に制御の指示を送出す
る。このとき、共有指示ビットCMがロード制御回路６に
送られていて、これに“1"がセットされていると、アド
レス変換表のロードは行なわれない。
れ、ここでアドレス変換表ロード命令であることが解読
され、ディレクトリ制御回路７に制御の指示を送出す
る。このとき、共有指示ビットCMがロード制御回路６に
送られていて、これに“1"がセットされていると、アド
レス変換表のロードは行なわれない。
ディレクトリ制御回路７は、レジスタ35より送られる
部分空間番号Ｓ（３番）と、共有指示ビットCM（“1"）
と、マスタプロセッサ番号MP（１番）、及び命令語レジ
スタ１から命令発行元のスレーブプロセッサ番号（２
番）を受けて、まず最初にマスタプロセッサMP（１番）
と部分空間番号Ｓ（３番）でディレクトリ５をサーチ
し、これに該当するレジスタ54のプロセッサ番号（２
番）に対応するビット番号（５番）に“1"をセットす
る。第３図の→がこれを示している。
部分空間番号Ｓ（３番）と、共有指示ビットCM（“1"）
と、マスタプロセッサ番号MP（１番）、及び命令語レジ
スタ１から命令発行元のスレーブプロセッサ番号（２
番）を受けて、まず最初にマスタプロセッサMP（１番）
と部分空間番号Ｓ（３番）でディレクトリ５をサーチ
し、これに該当するレジスタ54のプロセッサ番号（２
番）に対応するビット番号（５番）に“1"をセットす
る。第３図の→がこれを示している。
次に、ディレクトリ５内のレジスタ54を除くレジスタ
をサーチし、部分空間番号（３番）が登録されていてそ
のレジスタのプロセッサ番号（２番）に対応するビット
番号５に“1"がセットされていれば、これをリセットす
る。本実施例ではレジスタ52にプロセッサ番号（２番）
のアクセスする部分空間番号として３番が登録されてい
るので、レジスタ52のビット番号（４番）をリセットし
“0"とする。第３図の→がこれを示している。これ
により１番と２番のプロセッサ11及び12が部分空間３番
を共有する。
をサーチし、部分空間番号（３番）が登録されていてそ
のレジスタのプロセッサ番号（２番）に対応するビット
番号５に“1"がセットされていれば、これをリセットす
る。本実施例ではレジスタ52にプロセッサ番号（２番）
のアクセスする部分空間番号として３番が登録されてい
るので、レジスタ52のビット番号（４番）をリセットし
“0"とする。第３図の→がこれを示している。これ
により１番と２番のプロセッサ11及び12が部分空間３番
を共有する。
１番と２番のプロセッサが部分空間３番を共有してプ
ログラム実行後、プロセッサ番号（２番）のプロセッサ
が共有をやめ、部分空間３番で独立してプログラムを実
行しようとして、これに先がけ、命令語レジスタ１にス
レーブプロセッサ番号PN（２番）と、アドレス変換表ロ
ード命令がセットされる。
ログラム実行後、プロセッサ番号（２番）のプロセッサ
が共有をやめ、部分空間３番で独立してプログラムを実
行しようとして、これに先がけ、命令語レジスタ１にス
レーブプロセッサ番号PN（２番）と、アドレス変換表ロ
ード命令がセットされる。
命令語のＲ部は、レジスタ群３内のレジスタ番号（１
番）のレジスタ31を指定しているとしよう。Ｒ部によっ
て指定されたレジスタ31は、ロードするアドレス変換表
の部分空間番号Ｓ（３番）と、共有ビットCM（“0"がセ
ットされていて、これは、共有を解除し、独立して部分
空間を開くことを意味している）と、マスタプロセッサ
番号MP（１番）を保持しているとしよう。
番）のレジスタ31を指定しているとしよう。Ｒ部によっ
て指定されたレジスタ31は、ロードするアドレス変換表
の部分空間番号Ｓ（３番）と、共有ビットCM（“0"がセ
ットされていて、これは、共有を解除し、独立して部分
空間を開くことを意味している）と、マスタプロセッサ
番号MP（１番）を保持しているとしよう。
ディレクトリ制御回路７は、レジスタ31より送られる
部分空間番号Ｓ（３番）と、共有指示ビットCM（“0"）
と、マスタプロセッサ番号MP（１番）、及び命令語レジ
スタ１からのスレーブプロセッサ番号PN（２番）を受け
て、まず最初に、ディクトリ５内のレジスタ50〜57を、
マスタプロセッサ番号MP（１番）と部分空間番号Ｓ（３
番）でサーチし、対応するビット番号（４番）に“1"が
セットされているレジスタ54の自スレーブプロセッサ番
号（２番）に対応するビット番号５をリセットする。第
３図の→がこれを示している。
部分空間番号Ｓ（３番）と、共有指示ビットCM（“0"）
と、マスタプロセッサ番号MP（１番）、及び命令語レジ
スタ１からのスレーブプロセッサ番号PN（２番）を受け
て、まず最初に、ディクトリ５内のレジスタ50〜57を、
マスタプロセッサ番号MP（１番）と部分空間番号Ｓ（３
番）でサーチし、対応するビット番号（４番）に“1"が
セットされているレジスタ54の自スレーブプロセッサ番
号（２番）に対応するビット番号５をリセットする。第
３図の→がこれを示している。
リセット後、ロード制御回路６により、部分空間番号
（３番）のアドレス変換表がアドレス変換バッファ４の
部分領域46にロードされる。これは対応するディレクト
リ５内のレジスタ56のビット番号０〜２には、部分空間
番号“3"がセットされ、プロセッサ番号（２番）に対応
するビット番号（５番）には“1"がセットされる。第３
図の→がこれを示している。
（３番）のアドレス変換表がアドレス変換バッファ４の
部分領域46にロードされる。これは対応するディレクト
リ５内のレジスタ56のビット番号０〜２には、部分空間
番号“3"がセットされ、プロセッサ番号（２番）に対応
するビット番号（５番）には“1"がセットされる。第３
図の→がこれを示している。
［発明の効果］ 以上説明したように本発明は、アドレス変換バッファ
にロードしたアドレス変換表に対応する部分空間を共有
するプロセッサ番号を格納する手段を有することによっ
て、アドレス変換表重複ロードのオーバーヘッドを減少
させ、アドレス変換バッファを効率的に使用できるとい
う効果がある。
にロードしたアドレス変換表に対応する部分空間を共有
するプロセッサ番号を格納する手段を有することによっ
て、アドレス変換表重複ロードのオーバーヘッドを減少
させ、アドレス変換バッファを効率的に使用できるとい
う効果がある。
第１図は本発明の一実施例による情報処理システムの構
成を示すブロック図、第２図は論理アドレスと実アドレ
スとの対応関係を説明するための図、第３図は本実施例
におけるディレクトリ５を詳細に説明する図である。 １……命令語レジスタ、２……デコード回路、３……レ
ジスタ群、30〜37……レジスタ、４……アドレス変換バ
ッファ、40〜47……部分領域、５……ディレクトリ、50
〜57……レジスタ、６……ロード制御回路、７……ディ
レクトリ制御回路、８……主記憶装置。
成を示すブロック図、第２図は論理アドレスと実アドレ
スとの対応関係を説明するための図、第３図は本実施例
におけるディレクトリ５を詳細に説明する図である。 １……命令語レジスタ、２……デコード回路、３……レ
ジスタ群、30〜37……レジスタ、４……アドレス変換バ
ッファ、40〜47……部分領域、５……ディレクトリ、50
〜57……レジスタ、６……ロード制御回路、７……ディ
レクトリ制御回路、８……主記憶装置。
Claims (2)
- 【請求項１】プログラムでアクセス可能な複数のページ
から成る論理アドレス空間を複数のページから成る複数
の部分空間に分割し、ページ単位に論理アドレスから実
アドレスに変換して、該変換された実アドレスによって
アクセスされる記憶装置を複数の処理装置が共有する情
報処理システムに於いて、 前記アドレス変換を高速に行うため前記複数の処理装置
間で共有され、前記記憶装置内に前記部分空間単位で格
納されている複数のアドレス変換表の写しを複数個保持
するアドレス変換バッファと、 該アドレス変換バッファへ前記アドレス変換表の１つを
ロードするように制御するロード制御手段と、 前記アドレス変換バッファにロードした前記各アドレス
変換表に対応する部分空間を指示する部分空間番号情報
を登録するための部分空間番号登録領域及び該部分空間
を共有する処理装置を指示する処理装置番号情報を登録
するための処理装置番号登録領域とを複数組有する番号
情報登録手段と、 該番号情報登録手段への登録を制御する登録制御手段と
を有し、 該登録制御手段は、アドレス変換表ロード命令の指示に
より、共有する部分空間番号情報と、共有対象となる共
有処理装置番号情報と、共有指示情報とを受け、該共有
する部分空間番号情報と該共有対象となる共有処理装置
番号情報との両方が一致する部分空間番号情報と処理装
置番号情報とが登録されている組の処理装置番号登録領
域に、前記アドレス変換表ロード命令発行元の処理装置
番号情報を登録すると共に、前記部分空間番号登録領域
に登録されていた部分空間番号情報と前記共有する部分
空間番号情報とが一致し、かつ前記処理装置番号登録領
域に前記アドレス変換表ロード命令発行元の処理装置番
号情報が登録されていれば、当該組の処理装置番号登録
領域に登録されている前記アドレス変換表ロード命令発
行元の処理装置番号情報の無効化処理を行うことを特徴
とする情報処理システム。 - 【請求項２】プログラムでアクセス可能な複数のページ
から成る論理アドレス空間を複数のページから成る複数
の部分空間に分割し、ページ単位に論理アドレスから実
アドレスに変換して、該変換された実アドレスによって
アクセスされる記憶装置を複数の処理装置が共有する情
報処理システムに於いて、 前記アドレス変換を高速に行うため前記複数の処理装置
間で共有され、前記記憶装置内に前記部分空間単位で格
納されている複数のアドレス変換表の写しを複数個保持
するアドレス変換バッファと、 該アドレス変換バッファへ前記アドレス変換表の１つを
ロードするように制御するロード制御手段と、 前記アドレス変換バッファにロードした前記各アドレス
変換表に対応する部分空間を指示する部分空間番号情報
を登録するための部分空間番号登録領域及び該部分空間
を共有する処理装置を指示する処理装置番号情報を登録
するための処理装置番号登録領域とを複数組有する番号
情報登録手段と、 該番号情報登録手段への登録を制御する登録制御手段と
を有し、 該登録制御手段は、アドレス変換表ロード命令の指示に
より、共有解除する部分空間番号情報と、共有解除対象
となる共有解除処理装置番号情報と、共有解除指示情報
とを受け、該共有解除する部分空間番号情報と該共有解
除対象となる共有解除処理装置番号情報との両方が一致
する部分空間番号情報と処理装置番号情報とが登録され
ている組の処理装置番号登録領域から、前記アドレス変
換表ロード命令発行元の処理装置番号情報を削除すると
共に、前記共有解除する部分空間番号情報に対応するア
ドレス変換表を前記アドレス変換バッファにロードする
ことを特徴とする情報処理システム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1032294A JPH087719B2 (ja) | 1989-02-10 | 1989-02-10 | 情報処理システム |
| CA 2009717 CA2009717C (en) | 1989-02-10 | 1990-02-09 | Multiprocessing system having a single translation lookaside buffer with reduced processor overhead |
| DE1990631841 DE69031841T2 (de) | 1989-02-10 | 1990-02-09 | Mehrfachverarbeitungsanordnung mit einem einzigen Adressenübersetzungspufferspeicher mit vermindertem Prozessorzusatzaufwand und Verfahren zum Betrieb einer solchen Anordnung |
| EP19900102572 EP0382237B1 (en) | 1989-02-10 | 1990-02-09 | Multiprocessing system having a single translation lookaside buffer with reduced processor overhead and operating method therefor |
| US08/031,380 US5404476A (en) | 1989-02-10 | 1993-03-09 | Multiprocessing system having a single translation lookaside buffer with reduced processor overhead |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1032294A JPH087719B2 (ja) | 1989-02-10 | 1989-02-10 | 情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02211560A JPH02211560A (ja) | 1990-08-22 |
| JPH087719B2 true JPH087719B2 (ja) | 1996-01-29 |
Family
ID=12354937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1032294A Expired - Lifetime JPH087719B2 (ja) | 1989-02-10 | 1989-02-10 | 情報処理システム |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0382237B1 (ja) |
| JP (1) | JPH087719B2 (ja) |
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| US6742104B2 (en) | 2000-08-21 | 2004-05-25 | Texas Instruments Incorporated | Master/slave processing system with shared translation lookaside buffer |
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-
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-
1990
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- 1990-02-09 DE DE1990631841 patent/DE69031841T2/de not_active Expired - Fee Related
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|---|---|
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| CA2009717A1 (en) | 1990-08-10 |
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