JPH0452649B2 - - Google Patents
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- JPH0452649B2 JPH0452649B2 JP57082385A JP8238582A JPH0452649B2 JP H0452649 B2 JPH0452649 B2 JP H0452649B2 JP 57082385 A JP57082385 A JP 57082385A JP 8238582 A JP8238582 A JP 8238582A JP H0452649 B2 JPH0452649 B2 JP H0452649B2
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- JP
- Japan
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- transistor
- circuit
- current
- conductivity type
- npn
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
- H03F3/45112—Complementary long tailed pairs having parallel inputs and being supplied in parallel
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
-
- H—ELECTRICITY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
- H03F3/45085—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明は、各種信号処理回路に設けられるバツ
フア回路等として用いられる高入力インピーダン
ス回路に関する。
フア回路等として用いられる高入力インピーダン
ス回路に関する。
従来より、この種のバツフア回路としては、第
１図に示すようにNPNトランジスタ１，２にて
構成したエミツタホロワ回路や第２図に示すよう
に電界効果型トランジスタ３を用いたソースホロ
ワ回路が一般に知られているが、これら従来のバ
ツフア回路は原理的に入力信号の一部がベース電
流あるいはバイアス電流として流れるので入力イ
ンピーダンスを無限大にすることができない。従
つて、クランプ回路、サンプルホールド回路ある
いは容量性負荷駆動用の駆動回路等に上述の如き
バツフア回路を用いた場合には、バツフア回路の
入力インピーダンスが無限大でないことに起因す
る波形歪等の問題点を生ずる。
１図に示すようにNPNトランジスタ１，２にて
構成したエミツタホロワ回路や第２図に示すよう
に電界効果型トランジスタ３を用いたソースホロ
ワ回路が一般に知られているが、これら従来のバ
ツフア回路は原理的に入力信号の一部がベース電
流あるいはバイアス電流として流れるので入力イ
ンピーダンスを無限大にすることができない。従
つて、クランプ回路、サンプルホールド回路ある
いは容量性負荷駆動用の駆動回路等に上述の如き
バツフア回路を用いた場合には、バツフア回路の
入力インピーダンスが無限大でないことに起因す
る波形歪等の問題点を生ずる。
本発明は、原理的に入力インピーダンスが無限
大となるバツフア回路を提供するものである。
大となるバツフア回路を提供するものである。
第３図は本発明に係る高入力インピーダンス回
路の動作原理を説明するための基本回路図であ
る。
路の動作原理を説明するための基本回路図であ
る。
第３図において、ベースが共通接続されている
第１のPNPトランジスタ１１と第１のNPNトラ
ンジスタ１２の各ベースに、信号入力端子１０か
ら入力信号Vinが印加される。上記第１のPNPト
ランジスタ１１は、そのコレクタが設置されてお
り、そのエミツタが第２のPNPトランジスタ１
４のコレクタに接続されている。また、第１の
PNPトランジスタ１２は、そのエミツタが信号
出力端子１８に接続されているとともに定電流源
１５に接続されており、そのコレクタが第２の
NPNトランジスタ１３のコレクタに接続されて
いる。上記第２のPNPトランジスタ１４および
第２のNPNトランジスタ１３はベースが共通接
続されているとともに、上記第２のPNPトラン
ジスタ１４のエミツタと第２のNPNトランジス
タ１３のコレクタとが電源供給端子１７に共通接
続されている。
第１のPNPトランジスタ１１と第１のNPNトラ
ンジスタ１２の各ベースに、信号入力端子１０か
ら入力信号Vinが印加される。上記第１のPNPト
ランジスタ１１は、そのコレクタが設置されてお
り、そのエミツタが第２のPNPトランジスタ１
４のコレクタに接続されている。また、第１の
PNPトランジスタ１２は、そのエミツタが信号
出力端子１８に接続されているとともに定電流源
１５に接続されており、そのコレクタが第２の
NPNトランジスタ１３のコレクタに接続されて
いる。上記第２のPNPトランジスタ１４および
第２のNPNトランジスタ１３はベースが共通接
続されているとともに、上記第２のPNPトラン
ジスタ１４のエミツタと第２のNPNトランジス
タ１３のコレクタとが電源供給端子１７に共通接
続されている。
上述の如き回路構成において、定電流源１５に
流れる電流をＩ、各トランジスタ１１，１２，１
３，１４のコレクタ電流およびベース電流をI1，
I2，I3，I4，iB1，iB2，iB3，iB4とするとともに各電
流増幅率をhfe1，hfe2，hfe3，hfe4とすれば、 I1＝hfe1・iB1 I2＝hfe2・iB2 I3＝hfe3・iB3 I4＝hfe4・iB4 なる各コレクタ電流I1，I2，I3，I4が各トランジ
スタ１１，１２，１３，１４に流れ、定電流源１
５にエミツタが接続されている第１のNPNトラ
ンジスタ１２のベース電流iB2は、 iB2＝Ｉ／１＋hfe2 にて示すことができる。
流れる電流をＩ、各トランジスタ１１，１２，１
３，１４のコレクタ電流およびベース電流をI1，
I2，I3，I4，iB1，iB2，iB3，iB4とするとともに各電
流増幅率をhfe1，hfe2，hfe3，hfe4とすれば、 I1＝hfe1・iB1 I2＝hfe2・iB2 I3＝hfe3・iB3 I4＝hfe4・iB4 なる各コレクタ電流I1，I2，I3，I4が各トランジ
スタ１１，１２，１３，１４に流れ、定電流源１
５にエミツタが接続されている第１のNPNトラ
ンジスタ１２のベース電流iB2は、 iB2＝Ｉ／１＋hfe2 にて示すことができる。
また、上記第１のNPNトランジスタ１２のコ
レクタがエミツタに接続されている第２のNPN
トランジスタ１３には、 iB3＝I2／１＋hfe3＝hfe2・iB2／１＋hfe3 なるベース電流iB3が流れる。
レクタがエミツタに接続されている第２のNPN
トランジスタ１３には、 iB3＝I2／１＋hfe3＝hfe2・iB2／１＋hfe3 なるベース電流iB3が流れる。
そこで、上記第２のNPNトランジスタ１３に
ベースが共通接続されている第２のPNPトラン
ジスタ１４には、 iB4＝iB3＝hfe2・iB2／１＋hfe3 なるベース電流iB4が流れることになるので、 I4＝iB4・hfe4＝iB3・hfe4＝hfe2・iB2／１＋hfe3・hfe
4 なるコレクタ電流I4が流れる。
ベースが共通接続されている第２のPNPトラン
ジスタ１４には、 iB4＝iB3＝hfe2・iB2／１＋hfe3 なるベース電流iB4が流れることになるので、 I4＝iB4・hfe4＝iB3・hfe4＝hfe2・iB2／１＋hfe3・hfe
4 なるコレクタ電流I4が流れる。
従つて、上記第２のPNPトランジスタ１４の
コレクタにエミツタが接続されている第１の
PNPトランジスタ１１には、 iB1＝I4／１＋hfe1＝hfe2・hfe4・iB2／（１＋hfe1）
・（１＋hfe3） なるベース電流iB1が流れることになる。
コレクタにエミツタが接続されている第１の
PNPトランジスタ１１には、 iB1＝I4／１＋hfe1＝hfe2・hfe4・iB2／（１＋hfe1）
・（１＋hfe3） なるベース電流iB1が流れることになる。
ここで、上記各トランジスタ１１，１２，１
３，１４は、集積化して同一プレート上に形成す
ることにより動作特性を一致せしめて互いに等し
い電流増幅率（hfe≫１）とすることができる。
従つて、上記第１のPNPトランジスタ１１に流
れるベース電流iB1は、 iB1＝hfe 2／（１＋hfe）2・iB2≒iB2 となつて、第１のNPNトランジスタ１２に流れ
るベース電流iB2と等しく、原理的に上記第３図
に示した回路の入力インピーダンスZinは無限大
となる。
３，１４は、集積化して同一プレート上に形成す
ることにより動作特性を一致せしめて互いに等し
い電流増幅率（hfe≫１）とすることができる。
従つて、上記第１のPNPトランジスタ１１に流
れるベース電流iB1は、 iB1＝hfe 2／（１＋hfe）2・iB2≒iB2 となつて、第１のNPNトランジスタ１２に流れ
るベース電流iB2と等しく、原理的に上記第３図
に示した回路の入力インピーダンスZinは無限大
となる。
ところで、上述の第３図に示した基本的な回路
構成では、実際に信号入力端子１０に信号を印加
して、各トランジスタ１１，１２，１３，１４を
動作せしめるために、入力側にバイアスを与える
必要があり、該バイアス回路を設けることによつ
て入力インピーダンスZinが低下してしまう。
構成では、実際に信号入力端子１０に信号を印加
して、各トランジスタ１１，１２，１３，１４を
動作せしめるために、入力側にバイアスを与える
必要があり、該バイアス回路を設けることによつ
て入力インピーダンスZinが低下してしまう。
そこで、本発明に係るバツフア回路では、第４
図に具体的な実施例を示すように、上述の基本回
路における第１のPNPトランジスタ１１および
第１のNPNトランジスタ１２に相当する部分を
差動増幅型の回路構成にすることにより、信号入
力端子２０に対してバイアス電源２６を独立せし
めて、入力インピーダンスの低下を防止する。
図に具体的な実施例を示すように、上述の基本回
路における第１のPNPトランジスタ１１および
第１のNPNトランジスタ１２に相当する部分を
差動増幅型の回路構成にすることにより、信号入
力端子２０に対してバイアス電源２６を独立せし
めて、入力インピーダンスの低下を防止する。
すなわち、第４図に示す実施例では、上述の基
本回路における第１のPNPトランジスタ１１に
対応する第１および第２のPNPトランジスタ２
１Ａ，２１Ｂと、同じく第１のNPNトランジス
タ１２に対応する第１および第２のNPNトラン
ジスタ２２Ａ，２２Ｂを備え、各PNPトランジ
スタ２１Ａ，２１Ｂの各エミツタが第３のPNP
トランジスタ２４のコレクタに共通接続されてい
るとともに、各NPNトランジスタ２２Ａ，２２
Ｂの各エミツタが定電流源として働くNPNトラ
ンジスタ２９Ａのコレクタに共通接続されてい
る。そして、上記第１のPNPトランジスタ２１
Ａおよび第１のNPNトランジスタ２２Ａは各ベ
ースが信号入力端子２０に共通接続され、また、
上記第２のPNPトランジスタ２１Ｂおよび第２
のNPNトランジスタ２２Ｂは各ベースがバイア
ス電源２６に共通接続されている。
本回路における第１のPNPトランジスタ１１に
対応する第１および第２のPNPトランジスタ２
１Ａ，２１Ｂと、同じく第１のNPNトランジス
タ１２に対応する第１および第２のNPNトラン
ジスタ２２Ａ，２２Ｂを備え、各PNPトランジ
スタ２１Ａ，２１Ｂの各エミツタが第３のPNP
トランジスタ２４のコレクタに共通接続されてい
るとともに、各NPNトランジスタ２２Ａ，２２
Ｂの各エミツタが定電流源として働くNPNトラ
ンジスタ２９Ａのコレクタに共通接続されてい
る。そして、上記第１のPNPトランジスタ２１
Ａおよび第１のNPNトランジスタ２２Ａは各ベ
ースが信号入力端子２０に共通接続され、また、
上記第２のPNPトランジスタ２１Ｂおよび第２
のNPNトランジスタ２２Ｂは各ベースがバイア
ス電源２６に共通接続されている。
また、上記第３のPNPトランジスタ２４は、
上述の基本回路における第２のPNPトランジス
タ１４に相当するもので、同じく第２のNPNト
ランジスタ１３に相当する第３のNPNトランジ
スタ２３のベースに接続されている。上記第３の
NPNトランジスタ２３のエミツタは、上記NPN
トランジスタ２９Ａとカレントミラー回路を構成
しているNPNトランジスタ２９Ｂのコレクタに
接続されている。上記カレントミラー回路を構成
している各NPNトランジスタ２９Ａ，２９Ｂは、
それぞれ定電流源として働き、互いに等しい定電
流Ｉが流れるようになつている。
上述の基本回路における第２のPNPトランジス
タ１４に相当するもので、同じく第２のNPNト
ランジスタ１３に相当する第３のNPNトランジ
スタ２３のベースに接続されている。上記第３の
NPNトランジスタ２３のエミツタは、上記NPN
トランジスタ２９Ａとカレントミラー回路を構成
しているNPNトランジスタ２９Ｂのコレクタに
接続されている。上記カレントミラー回路を構成
している各NPNトランジスタ２９Ａ，２９Ｂは、
それぞれ定電流源として働き、互いに等しい定電
流Ｉが流れるようになつている。
すなわち、この実施例では、差動回路を構成す
る第１、第２のNPNトランジスタ２２Ａ，２２
Ｂを定電流駆動するNPNトランジスタ２９Ａに
流れる定電流Ｉに等しいエミツタ電流が上記第３
のNPNトランジスタ２３に流れることによつて、
上記第３のPNPトランジスタ２４にも上記定電
流Ｉが流れ、差動回路を構成する第１、第２の
PNPトランジスタ２１Ａ，２１Ｂにより定電流
駆動するように構成されている。
る第１、第２のNPNトランジスタ２２Ａ，２２
Ｂを定電流駆動するNPNトランジスタ２９Ａに
流れる定電流Ｉに等しいエミツタ電流が上記第３
のNPNトランジスタ２３に流れることによつて、
上記第３のPNPトランジスタ２４にも上記定電
流Ｉが流れ、差動回路を構成する第１、第２の
PNPトランジスタ２１Ａ，２１Ｂにより定電流
駆動するように構成されている。
上述の如き構成の実施例では、上述の基本回路
の動作原理に従つて入力インピーダンスが原理的
に無限大であり、しかも、第１、第２のPNPト
ランジスタ２１Ａ，２１Ｂと第１、第２のNPN
トランジスタ２２Ａ，２２Ｂとにて差動増幅回路
を構成し、信号入力端子２０に対して独立したバ
イアス電源２６にてバイアスを与えるので、信号
入力端子２０側のインピーダンスが低下すること
がない。
の動作原理に従つて入力インピーダンスが原理的
に無限大であり、しかも、第１、第２のPNPト
ランジスタ２１Ａ，２１Ｂと第１、第２のNPN
トランジスタ２２Ａ，２２Ｂとにて差動増幅回路
を構成し、信号入力端子２０に対して独立したバ
イアス電源２６にてバイアスを与えるので、信号
入力端子２０側のインピーダンスが低下すること
がない。
上述の実施例の説明からも明らかなように、本
発明に係る高入力インピーダンス回路では、第１
と第２の入力端子を有し、第１の導電型のトラン
ジスタで構成された第１の差動回路と、第３と第
４の入力端子を有し、第２の導電型のトランジス
タで構成されるとともに、上記第１と第３の入力
端子が共通接続され、上記第２と第４の入力端子
が共通接続された第２の差動回路と、上記第１の
差動回路を駆動する第１の導電型のトランジスタ
と、上記第１の導電型のトランジスタとベースが
共通接続された第２の導電型のトランジスタと、
上記第２の導電型のトランジスタを駆動する第１
の電流源と、上記第２の差動回路を駆動する第２
の電流源とを有し、上記第１の電流源の電流と上
記第２の電流源の電流を略等しくするとともに、
上記第２の入力端子にバイアス用電圧を供給し、
上記第１の入力端子に信号を供給することを特徴
とすることにより、原理的に入力インピーダンス
を無限大にすることができ、且つ信号入力端子に
対してバイアス電源回路を独立せしめることがで
きるので、バイアス電源回路による入力インピー
ダンスの低下を生ずることがなく、集積回路可変
利得増幅器に適したバツフア回路を実現すること
ができる。
発明に係る高入力インピーダンス回路では、第１
と第２の入力端子を有し、第１の導電型のトラン
ジスタで構成された第１の差動回路と、第３と第
４の入力端子を有し、第２の導電型のトランジス
タで構成されるとともに、上記第１と第３の入力
端子が共通接続され、上記第２と第４の入力端子
が共通接続された第２の差動回路と、上記第１の
差動回路を駆動する第１の導電型のトランジスタ
と、上記第１の導電型のトランジスタとベースが
共通接続された第２の導電型のトランジスタと、
上記第２の導電型のトランジスタを駆動する第１
の電流源と、上記第２の差動回路を駆動する第２
の電流源とを有し、上記第１の電流源の電流と上
記第２の電流源の電流を略等しくするとともに、
上記第２の入力端子にバイアス用電圧を供給し、
上記第１の入力端子に信号を供給することを特徴
とすることにより、原理的に入力インピーダンス
を無限大にすることができ、且つ信号入力端子に
対してバイアス電源回路を独立せしめることがで
きるので、バイアス電源回路による入力インピー
ダンスの低下を生ずることがなく、集積回路可変
利得増幅器に適したバツフア回路を実現すること
ができる。
しかも、この高入力インピーダンス回路では、
第１の差動増幅回路と第２の差動回路を並列的に
接続した構成を有するので、信号増幅用の差動増
幅回路の入力電流補償をバランス良く行うことが
できる。
第１の差動増幅回路と第２の差動回路を並列的に
接続した構成を有するので、信号増幅用の差動増
幅回路の入力電流補償をバランス良く行うことが
できる。
第１図および第２図は一般的なバツフア回路の
各従来例を示す回路図である。第３図は本発明に
係るバツフア回路の動作原理を説明するための基
本回路図である。第４図は本発明に係るバツフア
回路の具体的な実施例を示す回路図である。 ２０……信号入力端子、２１Ａ，２１Ｂ，２４
……PNPトランジスタ、２２Ａ，２２Ｂ，２３，
２９Ａ，２９Ｂ……NPNトランジスタ、２６…
…バイアス電源。
各従来例を示す回路図である。第３図は本発明に
係るバツフア回路の動作原理を説明するための基
本回路図である。第４図は本発明に係るバツフア
回路の具体的な実施例を示す回路図である。 ２０……信号入力端子、２１Ａ，２１Ｂ，２４
……PNPトランジスタ、２２Ａ，２２Ｂ，２３，
２９Ａ，２９Ｂ……NPNトランジスタ、２６…
…バイアス電源。
Claims (1)
- 【特許請求の範囲】 １ 第１と第２の入力端子を有し、第１の導電型
のトランジスタで構成された第１の差動回路と、 第３と第４の入力端子を有し、第２の導電型の
トランジスタで構成されるとともに、上記第１と
第３の入力端子が共通接続され、上記第２と第４
の入力端子が共通接続された第２の差動回路と、 上記第１の差動回路を駆動する第１の導電型の
トランジスタと、 上記第１の導電型のトランジスタとベースが共
通接続された第２の導電型のトランジスタと、 上記第２の導電型のトランジスタを駆動する第
１の電流源と、 上記第２の差動回路を駆動する第２の電流源と
を有し、 上記第１の電流源の電流と上記第２の電流源の
電流を略等しくするとともに、上記第２の入力端
子にバイアス用電圧を供給し、上記第１の入力端
子に信号を供給することを特徴とする高入力イン
ピーダンス回路。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082385A JPS58200610A (ja) | 1982-05-18 | 1982-05-18 | 高入力インピーダンス回路 |
| CA000427395A CA1199079A (en) | 1982-05-18 | 1983-05-04 | High input impedance circuit |
| AU14269/83A AU565034B2 (en) | 1982-05-18 | 1983-05-05 | Differential amplifier |
| US06/493,152 US4602172A (en) | 1982-05-18 | 1983-05-10 | High input impedance circuit |
| AT1825/83A AT392710B (de) | 1982-05-18 | 1983-05-18 | Schaltkreis mit hoher eingangsimpedanz |
| DE3318106A DE3318106A1 (de) | 1982-05-18 | 1983-05-18 | Verstaerkerschaltung hoher eingangsimpedanz |
| GB08313781A GB2120486B (en) | 1982-05-18 | 1983-05-18 | High input impedance circuits |
| FR838308230A FR2527399B1 (fr) | 1982-05-18 | 1983-05-18 | Circuit a impedance d'entree, elevee |
| NL8301763A NL8301763A (nl) | 1982-05-18 | 1983-05-18 | Schakeling met een hoge ingangsimpedantiewaarde, meer in het bijzonder ten gebruike als bufferschakeling bij een signaalbewerkingsschakeling. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082385A JPS58200610A (ja) | 1982-05-18 | 1982-05-18 | 高入力インピーダンス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58200610A JPS58200610A (ja) | 1983-11-22 |
| JPH0452649B2 true JPH0452649B2 (ja) | 1992-08-24 |
Family
ID=13773110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57082385A Granted JPS58200610A (ja) | 1982-05-18 | 1982-05-18 | 高入力インピーダンス回路 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4602172A (ja) |
| JP (1) | JPS58200610A (ja) |
| AT (1) | AT392710B (ja) |
| AU (1) | AU565034B2 (ja) |
| CA (1) | CA1199079A (ja) |
| DE (1) | DE3318106A1 (ja) |
| FR (1) | FR2527399B1 (ja) |
| GB (1) | GB2120486B (ja) |
| NL (1) | NL8301763A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5983410A (ja) * | 1982-11-05 | 1984-05-14 | Toshiba Corp | 差動入力回路 |
| JP2500261B2 (ja) * | 1984-01-22 | 1996-05-29 | ローム 株式会社 | 差動増幅回路 |
| GB2159358B (en) * | 1984-05-23 | 1988-06-08 | Stc Plc | Comparator circuit |
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