JPH0452732A - ファジィ推論機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、前件部に入力されるデータに基づいてファ
ジィ推論を行なうファジィ推論機構に関する。

（従来の技術） 従来のファジィ推論機構としては、次のようなものがあ
る。すなわち、入力データに基づいてファジィ推論を行
なうファジィ推論部と、ファジィ推論のために参照され
るルールとメンバーシップ関数のデータが格納された単
数のデータ格納部とより概略構成されたものがある。

（発明が解決しようとする課題） しかしながら、このような従来のファジィ推論機構にお
いて、上記単数のデータ格納部は、推論中に参照されて
いるルールとメンバーシップ関数しか格納されていない
構成になっている。したがって、データ格納部でデータ
の変更を行なうためには、推論動作を停止させなければ
ならず、しかもデータを変更するのに要する時間も、デ
ータ量。

に応じて長くなるという問題点がある。

この発明は、このような従来の問題点に着目してなされ
たもので、データ格納部を複数設け、これら複数のデー
タ格納部の切換選択を可能にすることにより、上記問題
点を解決し、推論を停止することなく、データ変更を短
時間に行なうことができるファジィ推論機構の提供を目
的としている。

（課題を解決するための手段） 本発明は、上記のような目的を達成するため、前件部へ
の入力データに基づいてファジィ推論を行なうファジィ
推論部と・ このファジィ推論部で参照されるルールとメンバーシッ
プ関数のデータが格納された複数のブタ格納部を備え、 上記複数のデータ格納部は、ファジィ推論部に対して外
部からの選択信号により切換選択可能であることを特徴
とする。

（作用） したがって、この発明では、ルール等のデータを格納し
た複数のデータ格納部が選択信号によりファジィ推論部
に対して切換可能であるため、ルル等のデータを変更す
るには、ファジィ推論中に参照されていないデータ格納
部に対してデータの変更を行なうことができる。例えば
、データ格納部の数が２つであれば、選択信号により一
方のデータ格納部のみをファジィ推論部に対して選択接
続してデータ参照を行なうとともに、他方のデータ格納
部に対してはデータの変更を行なう。これにより、ファ
ジィ推論動作を続行したままブタ格納部のデータ変更を
短時間のうちに実行することができる。

（実施例） 以下にこの発明の一実施例を図面に基づいて説明する。

第１図はこの発明の一実施例に係わるファジィ推論機構
の構成を示すブロック図である。この図において、１は
ルールやメンバーシップ関数などのデータが記憶されて
いるメモリで、レジスタの前段、後段からなる２つのデ
ータ格納部を有している。このメモリ１には、メモリ番
地を指定するアドレスバス２、命令やデータのやりとり
を行なうデータバス３、およびデータの読み出し、書き
込みのタイミング情報などを交換する制御バス４が接続
されている。これらは、選択信号発生部などを内蔵した
上位のＣＰＵ５より動作制御されている。

６はファジィ推論部で、内部データバス７によりメモリ
１に接続され、メモリ１とファジィ推論部６の間にはバ
ッファ８が設けられている。このファジィ推論部６は、
メモリ１のデータを参照しながら、前件部への入力値に
基づいたファジィ推論を行なっている。すなわち、ファ
ジィ推論部の前件部にデータが入力されたときは、選択
信号で設定したデータ格納部のデータを参照して、ファ
ジィ推論を実行するようになされている。

ここで、メモリ１においてデータの変更を行なうには、
ファジィ推論中に参照されないデータ格納部に対して、
新たなデータを書き込めるようになされている。

第２図は、ファジィ推論中にデータを変更できるように
構成されたメモリ１の詳細図である。メモリ１には、ア
ドレス信号とチップセレクト信号を入力するアドレスデ
コーダ９が内蔵され、アドレスデコーダ９には、内外の
データバス３と７にそれぞれ結線された前段ｆと後段ｒ
からなるレジスタ（データ格納部）０〜Ｎが接続されて
いる。

レジスタ０〜Ｎの前段ｆ、後段ｒには、レジスタセレク
ト信号、ルールチェンジ信号がそれぞれ入力されるよう
に構成されている。

すなわち、第２図において、アドレスデコーダ９にアド
レス信号が入力されると、アドレスバスダ９はそれに応
じたレジスタセレクト信号をレジスタの前段ｆに出力す
る。すると、レジスタ０〜Ｎが指定され、その前段ｆに
対する変更データの書き込みが行なわれる。この後、後
段ｒにルールチェンジ信号が入力されることにより、レ
ジスタθ〜Ｎの前段ｆから後段ｒに対してデータの書き
込みが行なわれる。

第３図は、各レジスタ０〜Ｎと信号経路との関係を示す
説明図である。レジスタ０〜Ｎは、図に示すように、デ
ータバス３の幅寸法Ｗに対応する２倍の個数のＤ−ラッ
チで構成されている。各レジスタ０〜Ｎの前段ｆにおけ
る入力ピンＤ、　Ｔには、それぞれデータバス信号、レ
ジスタセレクト信号が入力可能とされ、また後段ｒの入
力ピンＤ。

Ｔには、前段ｆの出力信号、ルールチェンジ信号が入力
可能とされている。

したがって、上述したように、前段ｆにレジスタセレク
ト信号が人力されると、各レジスタ０〜Ｎ毎にデータが
書き込まれ、またルールチェンジ信号を後段ｒにアサー
トすることで、全レジスタ０〜Ｎの前段ｆに格納されて
いるルールとメンバーシップ関数が、後段ｒに一度に移
るようになる。

このように、この実施例では、レジスタ０〜Ｎの後段ｒ
にルールチェンジ信号をアサートするこトニより、前段
ｆのレジスタから後段ｒのレジスタに格納データが移行
する。

次に、この動作過程について、レジスタ０を一例に挙げ
て説明する。なお、レジスタ０の１ビツトは、第４図に
示すように、それぞれＤ−ラッチで構成されているもの
とする。

ルールチェンジ信号ＲＣは、後段ｒのレジスタ０に対し
て、外部からアクティブ・ローの信号として与えられる
もので、その動作タイミングは第５図のようになる。

いま、初期状態ては前段ｆの出力Ｎ７〜ＮＯ−〇〇、後
段後段比力Ｑ７〜ＱＯ＝０１になっているとすると、レ
ジスタセレクト信号ＳＯが“Ｌ”から“Ｈ”になるとき
に、データＤ７〜ＤＯの値が前段ｆのレジスタ０に取り
込まれる。そして、レジスタセレクト信号ＳＯが“Ｌ”
になると、前段ｆのレジスタ０はＤ−ラッチであるから
、ブタＤ７〜ＤＯの値が前段ｆの出力Ｎ７〜ＮＯに対し
て筒抜けの状態になる。

次に、ルールチェンジ信号ＲＣが“Ｌ”から“Ｈ”にな
るときに、出力Ｎ７〜ＮＯの値が後段ｒのレジスタ０に
取り込まれる。この後、ルールチェンジ信号ＲＣが“Ｌ
”になると、前段ｆのレジスタ０もＤ−ラッチであるか
ら、出力Ｎ７〜ＮＯの値が後段ｒの出力Ｑ７〜ＱＯに対
して筒抜けの状態になり、データ変更が実行される。

なお、第５図のタイミンクチャートは、データＤ７〜Ｄ
Ｏ＝１１か、後段ｒのレジスタ０により取り込まれるま
での動作を示したものである。

本例のデータ格納部であるレジスタにおける前件部のメ
ンバーシップ関数は、Ｓ型関数回路とＺ型間数回路とＭ
ＩＮ回路とて作成される。このＳ型関数回路とＺ型間数
回路のための傾きと位置に関するデータが、レジスタに
格納されることにより、前件部のメンバーシップ関数の
形状を決めることができる。

後件部のメンバーシップ関数は、ここではシングルトン
型を用いており、８個のラベルがレジスタのデータによ
り選択される。

次に、レジスタに格納されているデータが、どういう形
をしているときに、どういう意味をもつかについて、第
６図を参照しながら説明するが、この図ではルール数が
４つである場合の構成例を示している。

ファジィ推論で参照されるルール１の前件部Ｘのデータ
用レジスタとしては、レジスタ０とレジスタ１が用いら
れている。そのうちレジスタ０の下位３ビツト（ＤＯ−
Ｄ２に相当）にＳ型関数の傾きが格納され、上位５ビツ
ト（Ｄ３−Ｄ７に相当）にＳ型関数の位置が格納されて
いる。

また、レジスタ１の下位３ビツト（ＤＯ−Ｄ２に相当）
にＺ型間数の傾きが格納され、上位５ビツト（Ｄ３−Ｄ
７に相当）にＺ型間数の位置が格納されている。

以上のことは前件部Ｙ、Ｚについても同様であり、Ｓ型
関数とＺ型間数のデータが格納されている。

一方、ルール１の後件部のデータ用レジスタとしては、
レジスタ６が用いられている。これは８ビツトのレジス
タであり、その下位３ビツト（ＤＯ−Ｄ２に相当）に８
個のラベルのデータが記憶されている。

以下、ルール２〜４の前件部、後件部についても、上記
ルール１と同様にデータが格納されており、そのルール
メモリの構成をまとめて表１に示す。

また、Ｓ型関数とＺ型間数の傾き１位置およびシングル
トン型のメンバーシップ関数の位置は、データＤＯ〜Ｄ
７に対してそれぞれ表２，３および４に示すように対応
している。

なお、表２においてＳ型関数とＺ型間数の傾きは、その
番号が小さくなるほど、傾きの度合がなだらかになるこ
とを示している。

表３＝ Ｓ関数とＺ関数の位置 表２＝ Ｓ関数と２関数の傾き 表３： Ｓ関数とＺ関数の位置 表４＝結論部メンバーシップ関数の位置なお、上述した
結論部におけるシンクルトン型メンバーシップ関数の要
素は、表４に示すような位置と対応するか、ＱｌからＱ
ｌまての出力はそれぞれ、第７図に示すグラフのＮＬか
らＰＬまでの位置に対応しており、データＤＯ〜Ｄ２が
すべて“Ｈ”となるとき、つまりＮＧの場合にそのルル
は無効となる。

（発明の効果） 以上説明したように、この発明によれは、ルルヤメンバ
ーシップ関数を格納した複数のデータ格納部を、選択信
号によりファジィ推論部に対して選択可能としたので、
推論中においても、推論を停止させずにそのままルール
とメンバーシップ関数の変更データを書き込むことがで
きる。この場合、データ格納部におけるルール、メンバ
ーシップ関数の切換変更は、データ格納部の選択信号を
アサートするだけで高速に行なえるため、ブタ量が多い
ときても、データの切換変更を極めて短時間に処理する
ことかできるという効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るファジィ推論機構を示
すブロック図、第２図は第１図のメモリの詳細ブロック
図、第３図はメモリの各レジスタと情報信号との関係を
示すブロック図、第４図はレジスタ０の内部構成を示す
ブロック図、第５図はルールチェンジ信号の発生タイミ
ングを説明するタイミングチャート、第６図は各レジス
タとルルとの対応関係を示す説明図、第７図は結論部の
メンバーシップ関数の対応位置を示す説明図である。 １・・・メモリ ６・・・ファジィ推論部 ＲＣ・・・ルールチェンジ信号（選択信号）ｆ・・・レ
ジスタの前段（データ格納部）ｒ・・・レジスタの後段
（ｌｔ）

Claims (1)

【特許請求の範囲】
1. １．前件部への入力データに基づいてファジィ推論を行
   なうファジィ推論部と、 このファジィ推論部で参照されるルールとメンバーシッ
   プ関数のデータが格納された複数のデータ格納部を備え
   、 上記複数のデータ格納部は、ファジィ推論部に対して外
   部からの選択信号により切換選択可能であることを特徴
   とするファジィ推論機構。