JPH06208539A - 高速データ転送方式 - Google Patents
高速データ転送方式Info
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- JPH06208539A JPH06208539A JP10457092A JP10457092A JPH06208539A JP H06208539 A JPH06208539 A JP H06208539A JP 10457092 A JP10457092 A JP 10457092A JP 10457092 A JP10457092 A JP 10457092A JP H06208539 A JPH06208539 A JP H06208539A
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- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 6
- 230000015654 memory Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】
【構成】プロセッサ１は、データバス１ｂを介してベー
スアドレスレジスタ５を書込み、アドレスバス１ａにア
ドレスを出力する。アドレスデコーダ４が、デコード
し、その結果が記憶装置２から記憶装置３への高速デー
タ転送ならば、それをアドレスセレクタ６と高速データ
転送制御回路７に通知する。アドレスセレクタ６は、記
憶装置３にベースアドレスを出力する。高速データ転送
制御回路７は、データ転送判断部７０が判断し、オフセ
ット値算出部７１がオフセット値を算出する。オフセッ
トアドレス算出部７２は、高速アドレス空間内のアドレ
スを算出する。アドレス通知部７４は、アドレスを記憶
装置２に通知する。記憶装置２は、アドレス通知部７４
に通知されたアドレスからデータを読出し、記憶装置３
のベースレジスタ５によって指示されたアドレスに転送
される。 【効果】プロセッサの一回の読出しサイクルで１ワード
の高速転送を行うことができる。
スアドレスレジスタ５を書込み、アドレスバス１ａにア
ドレスを出力する。アドレスデコーダ４が、デコード
し、その結果が記憶装置２から記憶装置３への高速デー
タ転送ならば、それをアドレスセレクタ６と高速データ
転送制御回路７に通知する。アドレスセレクタ６は、記
憶装置３にベースアドレスを出力する。高速データ転送
制御回路７は、データ転送判断部７０が判断し、オフセ
ット値算出部７１がオフセット値を算出する。オフセッ
トアドレス算出部７２は、高速アドレス空間内のアドレ
スを算出する。アドレス通知部７４は、アドレスを記憶
装置２に通知する。記憶装置２は、アドレス通知部７４
に通知されたアドレスからデータを読出し、記憶装置３
のベースレジスタ５によって指示されたアドレスに転送
される。 【効果】プロセッサの一回の読出しサイクルで１ワード
の高速転送を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、高速データ転送方式に
関し、特に主記憶上のイメージデータを表示メモリへ転
送する場合のような異なる記憶装置間で高速ブロック転
送を行う高速データ転送方式に関する。
関し、特に主記憶上のイメージデータを表示メモリへ転
送する場合のような異なる記憶装置間で高速ブロック転
送を行う高速データ転送方式に関する。
【０００２】
【従来の技術】従来、この種の高速データ転送方式に
は、データ転送時にプロセッサをメモリバスから切り離
し、プロセッサの代わりに転送アドレス，転送タイミン
グを発生するＤＭＡ制御回路を用いていた。
は、データ転送時にプロセッサをメモリバスから切り離
し、プロセッサの代わりに転送アドレス，転送タイミン
グを発生するＤＭＡ制御回路を用いていた。
【０００３】
【発明が解決しようとする課題】上述した従来の高速デ
ータ転送方式は、データを転送時にプロセッサから切り
離すので、調停回路が必要であるという問題点がある。
また、調停により時間の損失が発生するという問題点が
ある。
ータ転送方式は、データを転送時にプロセッサから切り
離すので、調停回路が必要であるという問題点がある。
また、調停により時間の損失が発生するという問題点が
ある。
【０００４】また、転送アドレスを設定して１ワード転
送毎にカウントアップするためのレジスタ，カウンタや
転送修了をプロセッサに通知するためのインタフェース
回路等が必要となるという問題点がある。ので、すると
いう問題点がある。
送毎にカウントアップするためのレジスタ，カウンタや
転送修了をプロセッサに通知するためのインタフェース
回路等が必要となるという問題点がある。ので、すると
いう問題点がある。
【０００５】
【課題を解決するための手段】本発明の高速データ転送
方式は、ベースアドレスとアドレスとを出力する機能を
含みシステムを制御するプロセッサと、前記プロセッサ
と接続してアドレスを送出するアドレスバスと、前記プ
ロセッサと接続してデータを送出するデータバスと、前
記アドレスバス，データバスと接続している第１の記憶
装置と、前記アドレスバス，データバスと接続している
第２の記憶装置と、高速データ転送時に前記第２の記憶
装置に上位のアドレスとして与えるベースアドレスを格
納するベースアドレスレジスタと、前記プロセッサから
のアドレスをデコードした結果が通常アクセス空間であ
った場合には前記第１，第２の記憶装置のどちらか片一
方に選択信号を与えてデコードした結果が高速データ転
送空間アクセスであった場合には前記第１，第２の記憶
装置の両者に選択信号を与えて同時に高速データ転送空
間アクセスであることを通知するアドレスデコーダと、
前記ベースアドレスレジスタの出力と前記アドレスバス
からの対応するビット位置のアドレスとを入力して前記
アドレスデコーダからの通知が通常アクセス時には前記
アドレスバス側を選択して前記第２の記憶装置へ上位ア
ドレスとして供給して高速データ転送時には前記ベース
アドレスレジスタ側のアドレスを選択して前記第２の記
憶装置へ上位アドレスとして供給するアドレスセレクタ
と、前記アドレスデコーダから前記第２の記憶装置を転
送元とする高速データ転送の通知があった場合には読出
すアドレスを前記ベースアドレスから算出して転送元デ
ータが格納されているアドレスから転送するデータ分だ
け読出して前記第１の記憶装置に転送を行い第１の記憶
装置が転送元の場合は前記第２の記憶装置の書込むアド
レスを前記ベースアドレスから算出して前記第１の記憶
装置から読出したデータを転送する高速データ転送制御
回路とを含んでいる。
方式は、ベースアドレスとアドレスとを出力する機能を
含みシステムを制御するプロセッサと、前記プロセッサ
と接続してアドレスを送出するアドレスバスと、前記プ
ロセッサと接続してデータを送出するデータバスと、前
記アドレスバス，データバスと接続している第１の記憶
装置と、前記アドレスバス，データバスと接続している
第２の記憶装置と、高速データ転送時に前記第２の記憶
装置に上位のアドレスとして与えるベースアドレスを格
納するベースアドレスレジスタと、前記プロセッサから
のアドレスをデコードした結果が通常アクセス空間であ
った場合には前記第１，第２の記憶装置のどちらか片一
方に選択信号を与えてデコードした結果が高速データ転
送空間アクセスであった場合には前記第１，第２の記憶
装置の両者に選択信号を与えて同時に高速データ転送空
間アクセスであることを通知するアドレスデコーダと、
前記ベースアドレスレジスタの出力と前記アドレスバス
からの対応するビット位置のアドレスとを入力して前記
アドレスデコーダからの通知が通常アクセス時には前記
アドレスバス側を選択して前記第２の記憶装置へ上位ア
ドレスとして供給して高速データ転送時には前記ベース
アドレスレジスタ側のアドレスを選択して前記第２の記
憶装置へ上位アドレスとして供給するアドレスセレクタ
と、前記アドレスデコーダから前記第２の記憶装置を転
送元とする高速データ転送の通知があった場合には読出
すアドレスを前記ベースアドレスから算出して転送元デ
ータが格納されているアドレスから転送するデータ分だ
け読出して前記第１の記憶装置に転送を行い第１の記憶
装置が転送元の場合は前記第２の記憶装置の書込むアド
レスを前記ベースアドレスから算出して前記第１の記憶
装置から読出したデータを転送する高速データ転送制御
回路とを含んでいる。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の第１の実施例のブロック図
である。
である。
【０００８】図１に示す高速データ転送方式は、ベース
アドレスとアドレスとを出力する機能を含みシステムを
制御するプロセッサ１と、プロセッサ１と接続してアド
レスを送出するアドレスバス１ａと、プロセッサ１と接
続してデータを送出するデータバス１ｂと、アドレスバ
ス１ａ，データバス１ｂと接続している記憶装置２と、
アドレスバス１ａ，データバス１ｂと接続している記憶
装置３と、高速データ転送時に記憶装置３に上位のアド
レスとして与えるベースアドレスを格納するベースアド
レスレジスタ５と、プロセッサ１からのアドレスをデコ
ードした結果が通常アクセス空間であった場合には記憶
装置２，３のどちらか片一方に選択信号を与えてデコー
ドした結果が高速データ転送空間アクセスであった場合
には記憶装置２，３の両者に選択信号を与えて同時に高
速データ転送空間アクセスであることを通知するアドレ
スデコーダ４と、ベースアドレスレジスタ５の出力とア
ドレスバス１ａからの対応するビット位置のアドレスと
を入力してアドレスデコーダ４からの通知が通常アクセ
ス時にはアドレスバス１ａ側を選択して記憶装置３へ上
位アドレスとして供給して高速データ転送時にはベース
アドレスレジスタ５側のアドレスを選択して記憶装置３
へ上位アドレスとして供給するアドレスセレクタ６と、
アドレスデコーダ４から記憶装置３を転送元とする高速
データ転送の通知があった場合には読出すアドレスをベ
ースアドレスから算出して転送元データが格納されてい
るアドレスから転送するデータ分だけ読出して記憶装置
２に転送を行い記憶装置２が転送元の場合は記憶装置３
の書込むアドレスをベースアドレスから算出して記憶装
置２から読出したデータを転送する高速データ転送制御
回路７とを含んで構成されている。
アドレスとアドレスとを出力する機能を含みシステムを
制御するプロセッサ１と、プロセッサ１と接続してアド
レスを送出するアドレスバス１ａと、プロセッサ１と接
続してデータを送出するデータバス１ｂと、アドレスバ
ス１ａ，データバス１ｂと接続している記憶装置２と、
アドレスバス１ａ，データバス１ｂと接続している記憶
装置３と、高速データ転送時に記憶装置３に上位のアド
レスとして与えるベースアドレスを格納するベースアド
レスレジスタ５と、プロセッサ１からのアドレスをデコ
ードした結果が通常アクセス空間であった場合には記憶
装置２，３のどちらか片一方に選択信号を与えてデコー
ドした結果が高速データ転送空間アクセスであった場合
には記憶装置２，３の両者に選択信号を与えて同時に高
速データ転送空間アクセスであることを通知するアドレ
スデコーダ４と、ベースアドレスレジスタ５の出力とア
ドレスバス１ａからの対応するビット位置のアドレスと
を入力してアドレスデコーダ４からの通知が通常アクセ
ス時にはアドレスバス１ａ側を選択して記憶装置３へ上
位アドレスとして供給して高速データ転送時にはベース
アドレスレジスタ５側のアドレスを選択して記憶装置３
へ上位アドレスとして供給するアドレスセレクタ６と、
アドレスデコーダ４から記憶装置３を転送元とする高速
データ転送の通知があった場合には読出すアドレスをベ
ースアドレスから算出して転送元データが格納されてい
るアドレスから転送するデータ分だけ読出して記憶装置
２に転送を行い記憶装置２が転送元の場合は記憶装置３
の書込むアドレスをベースアドレスから算出して記憶装
置２から読出したデータを転送する高速データ転送制御
回路７とを含んで構成されている。
【０００９】図２は、図１に示す高速データ転送制御回
路の機能を説明するブロック図である。高速データ転送
制御回路７は、記憶装置２，３をアドレスが異なる１つ
の記憶装置としたアドレスマップ２０と、アドレスデコ
ーダ４からのデータによりアドレスマップ２０を参照し
て記憶装置２から記憶装置３への転送か記憶装置３から
記憶装置２への転送か通常データ転送か高速データ転送
かを判断するデータ転送判断部７０と、データ転送判断
部７０が記憶装置２から記憶装置３への転送だと判断し
たならばアドレスマップ２０において記憶装置２に格納
されているデータの先頭と通常アクセス空間の先頭との
相対アドレスからオフセット値を算出するオフセット値
算出部７１と、オフセット値算出部７１が算出したオフ
セット値から相対アドレス分をアドレスマップ２０にお
いて記憶装置２の高速データ転送空間の先頭アドレスに
加算することにより高速アドレス空間内のアドレスを算
出するオフセットアドレス算出部７２と、データ転送判
断部７０が記憶装置３から記憶装置２への転送だと判断
したならばアドレスマップ２０において記憶装置３に格
納されたデータの先頭と記憶装置３の通常アクセス空間
の先頭との相対アドレスからオフセット値を算出するオ
フセット値算出部７３と、オフセット値算出部７３が算
出したオフセット値から相対アドレス分をアドレスマッ
プ２０において記憶装置２の高速データ転送空間の先頭
アドレスに加算することにより高速アドレス空間内のア
ドレスを算出するオフセットアドレス算出部７４と、オ
フセットアドレス算出部７２，７４が算出したアドレス
を記憶装置２に通知するアドレス通知部７５とを含んで
構成されている。
路の機能を説明するブロック図である。高速データ転送
制御回路７は、記憶装置２，３をアドレスが異なる１つ
の記憶装置としたアドレスマップ２０と、アドレスデコ
ーダ４からのデータによりアドレスマップ２０を参照し
て記憶装置２から記憶装置３への転送か記憶装置３から
記憶装置２への転送か通常データ転送か高速データ転送
かを判断するデータ転送判断部７０と、データ転送判断
部７０が記憶装置２から記憶装置３への転送だと判断し
たならばアドレスマップ２０において記憶装置２に格納
されているデータの先頭と通常アクセス空間の先頭との
相対アドレスからオフセット値を算出するオフセット値
算出部７１と、オフセット値算出部７１が算出したオフ
セット値から相対アドレス分をアドレスマップ２０にお
いて記憶装置２の高速データ転送空間の先頭アドレスに
加算することにより高速アドレス空間内のアドレスを算
出するオフセットアドレス算出部７２と、データ転送判
断部７０が記憶装置３から記憶装置２への転送だと判断
したならばアドレスマップ２０において記憶装置３に格
納されたデータの先頭と記憶装置３の通常アクセス空間
の先頭との相対アドレスからオフセット値を算出するオ
フセット値算出部７３と、オフセット値算出部７３が算
出したオフセット値から相対アドレス分をアドレスマッ
プ２０において記憶装置２の高速データ転送空間の先頭
アドレスに加算することにより高速アドレス空間内のア
ドレスを算出するオフセットアドレス算出部７４と、オ
フセットアドレス算出部７２，７４が算出したアドレス
を記憶装置２に通知するアドレス通知部７５とを含んで
構成されている。
【００１０】図３は、図２に示す高速データ転送制御回
路のアドレスマップの構造図である。同実施例のアドレ
スは、記憶装置２の通常アクセス用の通常アクセス空間
２１と、記憶装置３の通常アクセス用の通常アクセス空
間２２と、記憶装置２の高速データ転送用の高速データ
転送空間２３と、記憶装置３の高速データ転送用の高速
データ転送空間２４とを含んで構成され、互いに１対１
にマッピングされている。
路のアドレスマップの構造図である。同実施例のアドレ
スは、記憶装置２の通常アクセス用の通常アクセス空間
２１と、記憶装置３の通常アクセス用の通常アクセス空
間２２と、記憶装置２の高速データ転送用の高速データ
転送空間２３と、記憶装置３の高速データ転送用の高速
データ転送空間２４とを含んで構成され、互いに１対１
にマッピングされている。
【００１１】次に、本発明の動作に関して図面を参照
し、記憶装置２から記憶装置３へ高速データ転送を行う
場合に関して説明する。プロセッサ１は、転送先の記憶
装置３へ与えるベースアドレスをデータバス１ｂを介し
てベースアドレスレジスタ５に書込み、アドレスバス１
ａにアドレスを出力する。アドレスデコーダ４がデコー
ドし、その結果が記憶装置２から記憶装置３への高速デ
ータ転送ならば、アドレスデコーダ４はそれをアドレス
セレクタ６と高速データ転送制御回路７に通知する。ア
ドレスセレクタ６は、記憶装置３にベースアドレスを出
力する。高速データ転送制御回路７は、データ転送判断
部７０が判断し、オフセット値算出部７１が通常アクセ
ス空間２１でのオフセット値を算出する。オフセットア
ドレス算出部７２は、オフセット値から相対アドレス分
を高速データ転送空間２３の先頭アドレスに加算するこ
とにより、高速転送時に読出すべき高速アドレス空間２
３内のアドレスを算出する。アドレス通知部７４は、ア
ドレスを記憶装置２に通知する。記憶装置２は、アドレ
ス通知部７４に通知されたアドレスから転送するデータ
分だけ読出す。この読出し動作により、記憶装置２内の
データは記憶装置３のベースレジスタ５によって指示さ
れたアドレスに転送される。
し、記憶装置２から記憶装置３へ高速データ転送を行う
場合に関して説明する。プロセッサ１は、転送先の記憶
装置３へ与えるベースアドレスをデータバス１ｂを介し
てベースアドレスレジスタ５に書込み、アドレスバス１
ａにアドレスを出力する。アドレスデコーダ４がデコー
ドし、その結果が記憶装置２から記憶装置３への高速デ
ータ転送ならば、アドレスデコーダ４はそれをアドレス
セレクタ６と高速データ転送制御回路７に通知する。ア
ドレスセレクタ６は、記憶装置３にベースアドレスを出
力する。高速データ転送制御回路７は、データ転送判断
部７０が判断し、オフセット値算出部７１が通常アクセ
ス空間２１でのオフセット値を算出する。オフセットア
ドレス算出部７２は、オフセット値から相対アドレス分
を高速データ転送空間２３の先頭アドレスに加算するこ
とにより、高速転送時に読出すべき高速アドレス空間２
３内のアドレスを算出する。アドレス通知部７４は、ア
ドレスを記憶装置２に通知する。記憶装置２は、アドレ
ス通知部７４に通知されたアドレスから転送するデータ
分だけ読出す。この読出し動作により、記憶装置２内の
データは記憶装置３のベースレジスタ５によって指示さ
れたアドレスに転送される。
【００１２】次に、記憶装置３から記憶装置２へ高速デ
ータ転送を行う場合に関して説明する。プロセッサ１
は、転送元の記憶装置３へ与えるベースアドレスをベー
スアドレスレジスタ５に書込み、アドレスを出力してア
ドレスデコーダ４がデコードし、その結果が記憶装置３
から記憶装置２への高速データ転送ならば、アドレスデ
コーダ４はそれをアドレスセレクタ６と高速データ転送
制御回路７に通知する。ベースアドレスレジスタ５の内
容は、アドレスセレクタ６を介して記憶装置３に通知さ
れ、記憶装置３はそのアドレスとプロセッサ１からのア
ドレスから転送するデータ分だけ読出す。高速データ転
送制御回路７は、データ転送判断部７０が判断し、オフ
セット値算出部７３が転送元のデータの先頭と通常アク
セス空間２１の先頭との相対アドレスからオフセット値
を算出する。オフセットアドレス算出部７４が、オフセ
ット値から相対アドレス分を高速データ転送空間２３の
先頭アドレスに加算することにより、高速転送時に書込
まれるべき高速高速データ転送空間２３内のアドレスを
算出する。アドレス通知部７５は、アドレスを記憶装置
２に通知する。これにより、ベースアドレスで読出され
た記憶装置３のデータは、記憶装置２のアドレスに転送
される。
ータ転送を行う場合に関して説明する。プロセッサ１
は、転送元の記憶装置３へ与えるベースアドレスをベー
スアドレスレジスタ５に書込み、アドレスを出力してア
ドレスデコーダ４がデコードし、その結果が記憶装置３
から記憶装置２への高速データ転送ならば、アドレスデ
コーダ４はそれをアドレスセレクタ６と高速データ転送
制御回路７に通知する。ベースアドレスレジスタ５の内
容は、アドレスセレクタ６を介して記憶装置３に通知さ
れ、記憶装置３はそのアドレスとプロセッサ１からのア
ドレスから転送するデータ分だけ読出す。高速データ転
送制御回路７は、データ転送判断部７０が判断し、オフ
セット値算出部７３が転送元のデータの先頭と通常アク
セス空間２１の先頭との相対アドレスからオフセット値
を算出する。オフセットアドレス算出部７４が、オフセ
ット値から相対アドレス分を高速データ転送空間２３の
先頭アドレスに加算することにより、高速転送時に書込
まれるべき高速高速データ転送空間２３内のアドレスを
算出する。アドレス通知部７５は、アドレスを記憶装置
２に通知する。これにより、ベースアドレスで読出され
た記憶装置３のデータは、記憶装置２のアドレスに転送
される。
【００１３】図４は、本発明の第２の実施例を示すブロ
ック図である。同実施例は、第１の実施例のプロセッサ
１をプロセッサ１１に、ベースレジスタ５をオフセット
レジスタ１５に、アドレスセレクタ６をアドレスバス１
ａとの接続を無くしてマスクゲート１６に交換し、マス
クゲート１６の出力とアドレスバス１ａ上のアドレスを
アドレス加算器１７に接続した構成になっている。オフ
セットレジスタ１５は、プロセッサ１１からの高速デー
タ転送時にアドレスバス１ａ上のアドレスに加えるオフ
セット値を格納する。マスクゲート１６は、アドレスデ
コーダ４から高速転送空間アクセスの通知があった場合
には、オフセットレジスタ１５の値を出力し、通常アク
セス空間であれば「０」を出力する。アドレス加算器１
７は、マスクゲート１６を通したオフセットレジスタ１
５の値とアドレスバス１ａ上のアドレスを加算してその
結果を記憶装置３のアドレスとして供給する。プロセッ
サ１１は、オフセット値を出力する機能を含んでいる。
ック図である。同実施例は、第１の実施例のプロセッサ
１をプロセッサ１１に、ベースレジスタ５をオフセット
レジスタ１５に、アドレスセレクタ６をアドレスバス１
ａとの接続を無くしてマスクゲート１６に交換し、マス
クゲート１６の出力とアドレスバス１ａ上のアドレスを
アドレス加算器１７に接続した構成になっている。オフ
セットレジスタ１５は、プロセッサ１１からの高速デー
タ転送時にアドレスバス１ａ上のアドレスに加えるオフ
セット値を格納する。マスクゲート１６は、アドレスデ
コーダ４から高速転送空間アクセスの通知があった場合
には、オフセットレジスタ１５の値を出力し、通常アク
セス空間であれば「０」を出力する。アドレス加算器１
７は、マスクゲート１６を通したオフセットレジスタ１
５の値とアドレスバス１ａ上のアドレスを加算してその
結果を記憶装置３のアドレスとして供給する。プロセッ
サ１１は、オフセット値を出力する機能を含んでいる。
【００１４】次に、本発明の動作に関して図面を参照
し、記憶装置２から記憶装置３へ転送する場合に関して
説明する。プロセッサ１１は、転送先の記憶装置３へ与
えるオフセット値をオフセットレジスタ１５に書込み、
アドレスパス１ａにアドレスを出力する。アドレスデコ
ーダ４がデコードし、その結果が記憶装置２から記憶装
置３への高速データ転送ならば、アドレスデコーダ４は
それをマスクゲート１６と高速データ転送制御回路７に
通知する。マスクゲート１６は、オフセット値をアドレ
ス加算器１７に通知する。アドレス加算器１７は、デー
タバス１ｂの値とオフセット値とを加算し、記憶装置３
の記憶装置２のデータが転送されるアドレスを算出す
る。高速データ転送制御回路７は、データ転送判断部７
０が判断し、オフセット値算出部７３がオフセット値を
算出シ、オフセットアドレス算出部７４が高速データ転
送空間２３内のアドレスを算出する。アドレス通知部７
５は、アドレスを記憶装置２に通知する。これにより、
記憶装置２内のデータは記憶装置３のアドレス加算器１
７を介したアドレスに転送される。
し、記憶装置２から記憶装置３へ転送する場合に関して
説明する。プロセッサ１１は、転送先の記憶装置３へ与
えるオフセット値をオフセットレジスタ１５に書込み、
アドレスパス１ａにアドレスを出力する。アドレスデコ
ーダ４がデコードし、その結果が記憶装置２から記憶装
置３への高速データ転送ならば、アドレスデコーダ４は
それをマスクゲート１６と高速データ転送制御回路７に
通知する。マスクゲート１６は、オフセット値をアドレ
ス加算器１７に通知する。アドレス加算器１７は、デー
タバス１ｂの値とオフセット値とを加算し、記憶装置３
の記憶装置２のデータが転送されるアドレスを算出す
る。高速データ転送制御回路７は、データ転送判断部７
０が判断し、オフセット値算出部７３がオフセット値を
算出シ、オフセットアドレス算出部７４が高速データ転
送空間２３内のアドレスを算出する。アドレス通知部７
５は、アドレスを記憶装置２に通知する。これにより、
記憶装置２内のデータは記憶装置３のアドレス加算器１
７を介したアドレスに転送される。
【００１５】次に、記憶装置３から記憶装置２へ転送す
る場合に関して説明する。プロセッサ１１は、転送元の
記憶装置３へ与えるオフセット値をオフセットレジスタ
１５に書込み、アドレスパス１ａにアドレスを出力す
る。アドレスデコーダ４がデコードし、その結果が記憶
装置３から記憶装置２への高速データ転送ならば、アド
レスデコーダ４はそれをマスクゲート１６と高速データ
転送制御回路７に通知する。マスクゲート１６は、オフ
セット値をアドレス加算器１７に通知する。アドレス加
算器１７は、データバス１ｂの値とオフセット値とを加
算して記憶装置３に通知し、記憶装置３はそのアドレス
から転送するデータ分だけ読出す。高速データ転送制御
回路７は、データ転送判断部７０が判断し、オフセット
値算出部７３がオフセット値を算出し、オフセットアド
レス算出部７４が高速データ転送空間２３内のアドレス
を算出し、アドレス通知部７５がアドレスを記憶装置２
に通知する。これにより、ベースアドレスで読出された
記憶装置３のデータは、記憶装置２のアドレスに転送さ
れる。
る場合に関して説明する。プロセッサ１１は、転送元の
記憶装置３へ与えるオフセット値をオフセットレジスタ
１５に書込み、アドレスパス１ａにアドレスを出力す
る。アドレスデコーダ４がデコードし、その結果が記憶
装置３から記憶装置２への高速データ転送ならば、アド
レスデコーダ４はそれをマスクゲート１６と高速データ
転送制御回路７に通知する。マスクゲート１６は、オフ
セット値をアドレス加算器１７に通知する。アドレス加
算器１７は、データバス１ｂの値とオフセット値とを加
算して記憶装置３に通知し、記憶装置３はそのアドレス
から転送するデータ分だけ読出す。高速データ転送制御
回路７は、データ転送判断部７０が判断し、オフセット
値算出部７３がオフセット値を算出し、オフセットアド
レス算出部７４が高速データ転送空間２３内のアドレス
を算出し、アドレス通知部７５がアドレスを記憶装置２
に通知する。これにより、ベースアドレスで読出された
記憶装置３のデータは、記憶装置２のアドレスに転送さ
れる。
【００１６】
【発明の効果】以上説明したように本発明は、ベースア
ドレスとアドレスとを出力する機能を含みシステムを制
御するプロセッサと、プロセッサと接続してアドレスを
送出するアドレスバスと、プロセッサと接続してデータ
を送出するデータバスと、アドレスバス，データバスと
接続している第１の記憶装置と、アドレスバス，データ
バスと接続している第２の記憶装置と、高速データ転送
時に第２の記憶装置に上位のアドレスとして与えるベー
スアドレスを格納するベースアドレスレジスタと、プロ
セッサからのアドレスをデコードした結果が通常アクセ
ス空間であった場合には第１，第２の記憶装置のどちら
か片一方に選択信号を与えてデコードした結果が高速デ
ータ転送空間アクセスであった場合には第１，第２の記
憶装置の両者に選択信号を与えて同時に高速データ転送
空間アクセスであることを通知するアドレスデコーダ
と、ベースアドレスレジスタの出力とアドレスバスから
の対応するビット位置のアドレスとを入力してアドレス
デコーダからの通知が通常アクセス時にはアドレスバス
側を選択して第２の記憶装置へ上位アドレスとして供給
して高速データ転送時にはベースアドレスレジスタ側の
アドレスを選択して第２の記憶装置へ上位アドレスとし
て供給するアドレスセレクタと、アドレスデコーダから
第２の記憶装置を転送元とする高速データ転送の通知が
あった場合には読出すアドレスをベースアドレスから算
出して転送元データが格納されているアドレスから転送
するデータ分だけ読出して第１の記憶装置に転送を行い
第１の記憶装置が転送元の場合は第２の記憶装置の書込
むアドレスをベースアドレスから算出して第１の記憶装
置から読出したデータを転送する高速データ転送制御回
路とを含むことにより、通常アクセスと高速データ転送
空間をアドレスによって切り分け２つの記憶装置中の一
方にアドレスを変換する回路及びデータバス上に出力さ
れている読出しデータをそのまま転送先の記憶装置に書
込む簡単な制御回路を付加することにより、従来のＤＭ
Ａ方式の場合のバスの調停による転送時間の損失やハー
ドウェア量等の問題なしにプロセッサの一回の読出しサ
イクルで１ワードの高速転送を行うことができる効果が
ある。
ドレスとアドレスとを出力する機能を含みシステムを制
御するプロセッサと、プロセッサと接続してアドレスを
送出するアドレスバスと、プロセッサと接続してデータ
を送出するデータバスと、アドレスバス，データバスと
接続している第１の記憶装置と、アドレスバス，データ
バスと接続している第２の記憶装置と、高速データ転送
時に第２の記憶装置に上位のアドレスとして与えるベー
スアドレスを格納するベースアドレスレジスタと、プロ
セッサからのアドレスをデコードした結果が通常アクセ
ス空間であった場合には第１，第２の記憶装置のどちら
か片一方に選択信号を与えてデコードした結果が高速デ
ータ転送空間アクセスであった場合には第１，第２の記
憶装置の両者に選択信号を与えて同時に高速データ転送
空間アクセスであることを通知するアドレスデコーダ
と、ベースアドレスレジスタの出力とアドレスバスから
の対応するビット位置のアドレスとを入力してアドレス
デコーダからの通知が通常アクセス時にはアドレスバス
側を選択して第２の記憶装置へ上位アドレスとして供給
して高速データ転送時にはベースアドレスレジスタ側の
アドレスを選択して第２の記憶装置へ上位アドレスとし
て供給するアドレスセレクタと、アドレスデコーダから
第２の記憶装置を転送元とする高速データ転送の通知が
あった場合には読出すアドレスをベースアドレスから算
出して転送元データが格納されているアドレスから転送
するデータ分だけ読出して第１の記憶装置に転送を行い
第１の記憶装置が転送元の場合は第２の記憶装置の書込
むアドレスをベースアドレスから算出して第１の記憶装
置から読出したデータを転送する高速データ転送制御回
路とを含むことにより、通常アクセスと高速データ転送
空間をアドレスによって切り分け２つの記憶装置中の一
方にアドレスを変換する回路及びデータバス上に出力さ
れている読出しデータをそのまま転送先の記憶装置に書
込む簡単な制御回路を付加することにより、従来のＤＭ
Ａ方式の場合のバスの調停による転送時間の損失やハー
ドウェア量等の問題なしにプロセッサの一回の読出しサ
イクルで１ワードの高速転送を行うことができる効果が
ある。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１に示す高速データ転送制御回路の機能を説
明するブロック図である。
明するブロック図である。
【図３】図２に示す高速データ転送制御回路のアドレス
マップの構造図である。
マップの構造図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
１ プロセッサ １ａ アドレスバス １ｂ データバス ２ 記憶装置 ３ 記憶装置 ４ アドレスデコーダ ５ ベースアドレスレジスタ ６ アドレスセレクタ ７ 高速データ転送制御回路 １１ プロセッサ １５ オフセットレジスタ １６ マスクゲート １７ アドレス加算器 ２０ アドレスマップ ２１，２２ 通常アクセス空間 ２３，２４ 高速データ転送空間 ７０ データ転送判断部 ７１ オフセット値算出部 ７２，７４ オフセットアドレス算出部 ７３ オフセット値算出部 ７５ アドレス通知部
Claims (3)
- 【請求項１】 ベースアドレスとアドレスとを出力する
機能を含みシステムを制御するプロセッサと、前記プロ
セッサと接続してアドレスを送出するアドレスバスと、
前記プロセッサと接続してデータを送出するデータバス
と、前記アドレスバス，データバスと接続している第１
の記憶装置と、前記アドレスバス，データバスと接続し
ている第２の記憶装置と、高速データ転送時に前記第２
の記憶装置に上位のアドレスとして与えるベースアドレ
スを格納するベースアドレスレジスタと、前記プロセッ
サからのアドレスをデコードした結果が通常アクセス空
間であった場合には前記第１，第２の記憶装置のどちら
か片一方に選択信号を与えてデコードした結果が高速デ
ータ転送空間アクセスであった場合には前記第１，第２
の記憶装置の両者に選択信号を与えて同時に高速データ
転送空間アクセスであることを通知するアドレスデコー
ダと、前記ベースアドレスレジスタの出力と前記アドレ
スバスからの対応するビット位置のアドレスとを入力し
て前記アドレスデコーダからの通知が通常アクセス時に
は前記アドレスバス側を選択して前記第２の記憶装置へ
上位アドレスとして供給して高速データ転送時には前記
ベースアドレスレジスタ側のアドレスを選択して前記第
２の記憶装置へ上位アドレスとして供給するアドレスセ
レクタと、前記アドレスデコーダから前記第２の記憶装
置を転送元とする高速データ転送の通知があった場合に
は読出すアドレスを前記ベースアドレスから算出して転
送元データが格納されているアドレスから転送するデー
タ分だけ読出して前記第１の記憶装置に転送を行い第１
の記憶装置が転送元の場合は前記第２の記憶装置の書込
むアドレスを前記ベースアドレスから算出して前記第１
の記憶装置から読出したデータを転送する高速データ転
送制御回路とを含むことを特徴とする高速データ転送方
式。 - 【請求項２】 前記プロセッサをオフセット値とアドレ
スとを出力するプロセッサに、前記ベースレジスタを前
記プロセッサからの高速データ転送時に前記アドレスバ
ス上のアドレスに加えるオフセット値を格納するオフセ
ットレジスタに、前記アドレスセレクタを前記アドレス
バスとの接続を無くして前記アドレスデコーダから高速
転送空間アクセスの通知があった場合には前記オフセッ
トレジスタの値を出力して通常アクセス空間であれば
「０」を出力するマスクゲートに交換し、前記マスクゲ
ートの出力と前記アドレスバス上のアドレスを前記マス
クゲートを通した前記オフセットレジスタの値と前記ア
ドレスバス上のアドレスを加算してその結果を前記第２
の記憶装置のアドレスとして供給するアドレス加算器に
接続したことを特徴とする請求項１記載の高速データ転
送方式。 - 【請求項３】 前記高速データ転送制御回路が、互いに
１対１にマッピングされている前記第１の記憶装置の通
常アクセス空間と第２の記憶装置の通常アクセス空間と
第１の記憶装置の高速データ転送空間と第二の記憶装置
の高速データ転送空間とから構成されているアドレスマ
ップと、前記アドレスデコーダからのデータにより前記
アドレスマップを参照して前記第１の記憶装置から前記
第２の記憶装置への転送か前記第２の記憶装置から前記
第１の記憶装置への転送か通常データ転送か高速データ
転送かを判断するデータ転送判断部と、前記データ転送
判断部が前記第１の記憶装置から前記第２の記憶装置へ
の転送だと判断したならば前記アドレスマップにおいて
前記第１の記憶装置に格納されているデータの先頭と前
記通常アクセス空間の先頭との相対アドレスからオフセ
ット値を算出する第１のオフセット値算出部と、前記第
１のオフセット値算出部が算出したオフセット値から相
対アドレス分を前記アドレスマップにおいて前記第１の
記憶装置の高速データ転送空間の先頭アドレスに加算す
ることにより前記高速アドレス空間内のアドレスを算出
する第１のオフセットアドレス算出部と、前記データ転
送判断部が前記第２の記憶装置から前記第１の記憶装置
への転送だと判断したならば前記アドレスマップにおい
て前記第２の記憶装置に格納されたデータの先頭と前記
第２の記憶装置の通常アクセス空間の先頭との相対アド
レスからオフセット値を算出する第２のオフセット値算
出部と、前記第２のオフセット値算出部が算出したオフ
セット値から相対アドレス分を前記アドレスマップにお
いて前記第１の記憶装置の高速データ転送空間の先頭ア
ドレスに加算することにより前記高速アドレス空間内の
アドレスを算出する第２のオフセットアドレス算出部
と、前記第１，第２のオフセットアドレス算出部が算出
したアドレスを前記第１の記憶装置に通知するアドレス
通知部とを含んで構成されていることを特徴とする請求
項１または２記載の高速データ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10457092A JPH06208539A (ja) | 1992-04-23 | 1992-04-23 | 高速データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10457092A JPH06208539A (ja) | 1992-04-23 | 1992-04-23 | 高速データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208539A true JPH06208539A (ja) | 1994-07-26 |
Family
ID=14384108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10457092A Withdrawn JPH06208539A (ja) | 1992-04-23 | 1992-04-23 | 高速データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06208539A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002123826A (ja) * | 2000-10-13 | 2002-04-26 | Canon Inc | データ処理方法および画像処理装置 |
| JP2013092852A (ja) * | 2011-10-25 | 2013-05-16 | Renesas Electronics Corp | バス接続回路、半導体装置及びバス接続回路の動作方法 |
-
1992
- 1992-04-23 JP JP10457092A patent/JPH06208539A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002123826A (ja) * | 2000-10-13 | 2002-04-26 | Canon Inc | データ処理方法および画像処理装置 |
| JP2013092852A (ja) * | 2011-10-25 | 2013-05-16 | Renesas Electronics Corp | バス接続回路、半導体装置及びバス接続回路の動作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |