JPH0351939A - 制御回路 - Google Patents
制御回路Info
- Publication number
- JPH0351939A JPH0351939A JP1186882A JP18688289A JPH0351939A JP H0351939 A JPH0351939 A JP H0351939A JP 1186882 A JP1186882 A JP 1186882A JP 18688289 A JP18688289 A JP 18688289A JP H0351939 A JPH0351939 A JP H0351939A
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- JP
- Japan
- Prior art keywords
- output port
- output
- outputs
- address
- ram
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
マイクロプロセッサよりのｎ個のデータをラッチし、ｎ
個のデバイスをオンオフするｎ個の出力を持つ出力ポー
トを有し、 該出力ポートのｎ個の出力の現在の値をＲＡＭに記憶し
ておき、該マイクロプロセッサにて該ＲＡＭより読み出
し、所定のデータとの論理演算を行い、該出力ポートの
ｎ個の出力の内のある出力の状態のみを変化させること
が出来る制御回路に関し、 高速に、出力ポートのｎ個の出力の内、ある出力の状態
のみを変化させることが出来る制御回路の提供を目的と
し、 出力ポートに割当てられたアドレスと、ＲＡＭの、該出
力ポートのｎ個の出力の値を記憶する領域のアドレスを
、同一アドレスとする構成とする。
個のデバイスをオンオフするｎ個の出力を持つ出力ポー
トを有し、 該出力ポートのｎ個の出力の現在の値をＲＡＭに記憶し
ておき、該マイクロプロセッサにて該ＲＡＭより読み出
し、所定のデータとの論理演算を行い、該出力ポートの
ｎ個の出力の内のある出力の状態のみを変化させること
が出来る制御回路に関し、 高速に、出力ポートのｎ個の出力の内、ある出力の状態
のみを変化させることが出来る制御回路の提供を目的と
し、 出力ポートに割当てられたアドレスと、ＲＡＭの、該出
力ポートのｎ個の出力の値を記憶する領域のアドレスを
、同一アドレスとする構成とする。
〔産業上の利用分野］
本発明は、マイクロプロセッサよりのｎ個のデータをラ
ッチし、ｎ個のデバイスをオンオフするｎ個の出力を持
つ出力ポートを有し、該出力ポートのｎ個の出力の現在
の値をＲＡＭに記憶しておき、該マイクロプロセッサに
て該ＲＡＭより読み出し、所定のデータとの論理演算を
行い、該出力ポートのｎ個の出力の内のある出力の状態
のみを変化させることが出来る制御回路の改良に関する
。
ッチし、ｎ個のデバイスをオンオフするｎ個の出力を持
つ出力ポートを有し、該出力ポートのｎ個の出力の現在
の値をＲＡＭに記憶しておき、該マイクロプロセッサに
て該ＲＡＭより読み出し、所定のデータとの論理演算を
行い、該出力ポートのｎ個の出力の内のある出力の状態
のみを変化させることが出来る制御回路の改良に関する
。
第４図は従来例の制御回路のブロック図である。
以下は、出力ポート２は８個の出力を有する場合を例に
とり説明する。
とり説明する。
デバイス、例えばソレノイド，ランプ，モータ等をオン
オフするには、出力ポート２の各出力にｌ又はＯのデー
タをラッチして行う。
オフするには、出力ポート２の各出力にｌ又はＯのデー
タをラッチして行う。
例えば、ソレノイド９に電流を流す時は、出力ポート２
の出力１０を１とすると、トランジスタ８がオンとなり
、ソレノイド９に電流が流れ、出力ポート２の出力１０
をＯとすると、トランジスタ８がオフとなり、ソレノイ
ド９には電流が流れなくなる。
の出力１０を１とすると、トランジスタ８がオンとなり
、ソレノイド９に電流が流れ、出力ポート２の出力１０
をＯとすると、トランジスタ８がオフとなり、ソレノイ
ド９には電流が流れなくなる。
第４図では、出力ポート２にはｌつの１／○アドレスが
割当てられており、このアドレスをアドレスバス５を介
してアドレスデコーダ４に人力すると、出力よりパルス
が出力され、この時、データハス６よりの８個のデータ
が出力ポート２に入力し、８個のデバイスを独立に制御
出来る。
割当てられており、このアドレスをアドレスバス５を介
してアドレスデコーダ４に人力すると、出力よりパルス
が出力され、この時、データハス６よりの８個のデータ
が出力ポート２に入力し、８個のデバイスを独立に制御
出来る。
ここで、出力ポート２の、例えば出力１０以外の状態を
変化せずに，出力１０が０であったものをｌとするとす
ると、以下のような操作が必要であった。
変化せずに，出力１０が０であったものをｌとするとす
ると、以下のような操作が必要であった。
出力ポート２の出力の状態、例えば１０１０００１０（
ＬＳＢが出力１０に対応する）を読み込む。
ＬＳＢが出力１０に対応する）を読み込む。
次に、０００００００１との論理和をとる。
次に、出力ポート２に出力する。
ところが、通常出力ポート２は出力専用に設計されてい
る為、出力ポート２の出力の状態を読み込むことは出来
ない。
る為、出力ポート２の出力の状態を読み込むことは出来
ない。
この為、出力ポート２にデータを出力する度に、それと
同じ値をＲＡＭの特定アドレスに書き込んでおく必要が
ある。
同じ値をＲＡＭの特定アドレスに書き込んでおく必要が
ある。
具体的には、次の４ステップになる。
■ＭＯＶ Ａ，Ｐ （ＲＡＭ３ｆ７）、特定アドレス
より、記憶している出力ポート２の出力の状態のデータ
をアキュムレータにロードする）。
より、記憶している出力ポート２の出力の状態のデータ
をアキュムレータにロードする）。
■ＯＲ Ａ，０００００００１ （アキュムレー夕に
ロードした値と０００００００１との論理和をとる）。
ロードした値と０００００００１との論理和をとる）。
■ＭＯＶ ＯｔＪＴ （論理和をとった値を出力ポー
トに出力する）． ■ＭＯＶ Ｐ，Ａ（７キ．ムＬ／−タ（７）値を、Ｒ
ＡＭ３の、特定アドレスに人力し、値を更新する）。
トに出力する）． ■ＭＯＶ Ｐ，Ａ（７キ．ムＬ／−タ（７）値を、Ｒ
ＡＭ３の、特定アドレスに人力し、値を更新する）。
尚、Ｐは出力ポート２の出力の状態のデータを記憶して
いる領域のＲＡＭ３のアドレス、ＯＵＴは出力ポートを
示す。
いる領域のＲＡＭ３のアドレス、ＯＵＴは出力ポートを
示す。
尚又、出力１０が１であったものをＯにするのには、１
１１１１１１０との論理積をとることで変更出来る。
１１１１１１０との論理積をとることで変更出来る。
（発明が解決しようとする課題）
しかしながら、従来の制御回路では、、出力ポート２の
ｎ個の出力の内、ある出力の状態のみを変化させるには
、上記説明の如く４ステップが必要で処理に時間がかか
る問題点がある。
ｎ個の出力の内、ある出力の状態のみを変化させるには
、上記説明の如く４ステップが必要で処理に時間がかか
る問題点がある。
本発明は、高速に、出力ポートのｎ個の出力の内、ある
出力の状態のみを変化させることが出来る制御回路の提
供を目的としている。
出力の状態のみを変化させることが出来る制御回路の提
供を目的としている。
第１図は本発明の原理ブロック図である。
第１図に示す如く、マイクロプロセッサ１よりのｎ個の
データをラッチし、ｎ個のデバイスをオンオフするｎ個
の出力を持つ出力ポート２を有し、該出力ポート２のｎ
個の出力の現在の値をＲＡＭ３に記憶しておき、該マイ
クロプロセッサ１にて該Ｒ Ａ Ｍ ３より読み出し、
所定のデータとの論理演算を行い、該出力ポート２のｎ
個の出力の内のある出力の状態のみを変化させる制御回
路において、 該出力ポート３に割当てられたアドレスと、該ＲＡＭ３
の、該出力ポート３のｎ個の出力の値を記憶する領域の
アドレスを、同一アドレスとする。
データをラッチし、ｎ個のデバイスをオンオフするｎ個
の出力を持つ出力ポート２を有し、該出力ポート２のｎ
個の出力の現在の値をＲＡＭ３に記憶しておき、該マイ
クロプロセッサ１にて該Ｒ Ａ Ｍ ３より読み出し、
所定のデータとの論理演算を行い、該出力ポート２のｎ
個の出力の内のある出力の状態のみを変化させる制御回
路において、 該出力ポート３に割当てられたアドレスと、該ＲＡＭ３
の、該出力ポート３のｎ個の出力の値を記憶する領域の
アドレスを、同一アドレスとする。
本発明によれば、ＲＡＭ３の、該出力ポート３のｎ個の
出力の値を記憶する領域のアドレスを、出力ポート３に
割当てられたアドレスと同一アドレスとしているので、
データを出力ポート２に出力する時、このデータは同時
にＲＡＭ３に書き込まれる。
出力の値を記憶する領域のアドレスを、出力ポート３に
割当てられたアドレスと同一アドレスとしているので、
データを出力ポート２に出力する時、このデータは同時
にＲＡＭ３に書き込まれる。
従って、改めて、データを、ＲＡＭ３の、該出力ポート
３のｎ個の出力の値を記憶する領域に書き込み更新する
必要がなくなるので、高速処理を行うことが出来る。
３のｎ個の出力の値を記憶する領域に書き込み更新する
必要がなくなるので、高速処理を行うことが出来る。
第２図は本発明の実施例の制御回路のブロック図である
。
。
第２図は、マイクロプロセッサ８０８６を使用し、出力
ポート２に割当てられたアドレスを、ＲＡＭ３の、出力
ポート３の８個の出力の値を記憶する領域のアドレスと
した場合の例である。
ポート２に割当てられたアドレスを、ＲＡＭ３の、出力
ポート３の８個の出力の値を記憶する領域のアドレスと
した場合の例である。
この場合は、メモリ／ｌＯ選択！１７を１としてＲＡＭ
３及びアドレスデコーダ４を活性化し、アドレスバス５
より出力ポート２に割当てられたアドレスを出力すると
、リード命令ではＲＡＭ３より、このアドレスの領域に
記憶している、出力ポート３の８個の出力のデータが読
み出され、ライト命令ではアドレスデコーダ４よりパル
スが出力され、出力ポート２に、データバス６よりのデ
ータがラッチされ、同時に、このデータはＲＡＭ３のこ
のアドレス領域に書き込まれる。
３及びアドレスデコーダ４を活性化し、アドレスバス５
より出力ポート２に割当てられたアドレスを出力すると
、リード命令ではＲＡＭ３より、このアドレスの領域に
記憶している、出力ポート３の８個の出力のデータが読
み出され、ライト命令ではアドレスデコーダ４よりパル
スが出力され、出力ポート２に、データバス６よりのデ
ータがラッチされ、同時に、このデータはＲＡＭ３のこ
のアドレス領域に書き込まれる。
従って、命令シーケンスは次に示す３ステップとなる。
■ＭＯＶ Ａ，ＯＵＴ （ＲＡＭ３の、出力ポート２
と同じアドレス領域の、出力ポート３の８個の出力のデ
ータをアキュムレータにロードする）。
と同じアドレス領域の、出力ポート３の８個の出力のデ
ータをアキュムレータにロードする）。
■ＯＲ Ａ，０００００００１ （アキュムレータに
ロードした値と０００００００１との論理和をとる）。
ロードした値と０００００００１との論理和をとる）。
又、ＡＮＤ Ａ，１１１１１１１０の時は、（アキュ
ムレー夕にロードした値と１１１１１１１０との論理積
をとる）。
ムレー夕にロードした値と１１１１１１１０との論理積
をとる）。
■ＭＯＶ ＯＵＴ，Ａ （アキュムレー夕の値を出力
ポート２に出力する。この時アキュムレータの値は、Ｒ
ＡＭ３の、出力ポート２と同じアドレスの領域に書き込
まれ更新される。）。
ポート２に出力する。この時アキュムレータの値は、Ｒ
ＡＭ３の、出力ポート２と同じアドレスの領域に書き込
まれ更新される。）。
第３図は本発明の他の実施例の制御回路のブロック図で
ある。
ある。
第３図はマイクロプロセッサ８０８６を使用し、出力ポ
ートを１０空間に設定した場合の例であり、又ＲＡＭ３
のアドレスを、■０空間に設定した出力ポート２のアド
レスと等しくし、出力ポート２の出力のデータを書き込
み、又は読み出すのは、チップセレクトにより選択され
た時に、ＲＡＭ３の、特定の番地例えばＯ番地のみに書
込み，又は読み出しを行う場合の例で、ＲＡＭ３にはこ
れ以外にはなにも書き込まない。
ートを１０空間に設定した場合の例であり、又ＲＡＭ３
のアドレスを、■０空間に設定した出力ポート２のアド
レスと等しくし、出力ポート２の出力のデータを書き込
み、又は読み出すのは、チップセレクトにより選択され
た時に、ＲＡＭ３の、特定の番地例えばＯ番地のみに書
込み，又は読み出しを行う場合の例で、ＲＡＭ３にはこ
れ以外にはなにも書き込まない。
第３図の場合は、メモリ／１０選択線７を０とし、アド
レスデコーダ４を活性化し、アドレスバス５より、出力
ポート２のアドレスを出力すると、アドレスデコーダ４
よりパルスが出力され、ＲＡＭ３はチップセレクトされ
、データバス６を介してデータが読み出されたり、書き
込まれたりし、又出力ポート２にはデータバス６を介し
てデータが出力される。
レスデコーダ４を活性化し、アドレスバス５より、出力
ポート２のアドレスを出力すると、アドレスデコーダ４
よりパルスが出力され、ＲＡＭ３はチップセレクトされ
、データバス６を介してデータが読み出されたり、書き
込まれたりし、又出力ポート２にはデータバス６を介し
てデータが出力される。
従って、命令シーケンスは次に示す３ステップとなる。
尚マイクロプロセッサ８０８６のある種のアセソブラ言
語では、前記の読み出す時のＭＯＶはＩＮと書き、出力
する時のＭＯＶはＯＵＴと書く。
語では、前記の読み出す時のＭＯＶはＩＮと書き、出力
する時のＭＯＶはＯＵＴと書く。
■ＴＮＡ，ＯＵＴ（出力ポート２と同じアドレスのＲＡ
Ｍ３の、出力ポート３の８個の出力のデータをアキュム
レー夕にロードする）。
Ｍ３の、出力ポート３の８個の出力のデータをアキュム
レー夕にロードする）。
■ＯＲ Ａ，０００００００１、又は、ＡＮＤＡ，１
１１１１１１０ （前記と同じ）。
１１１１１１０ （前記と同じ）。
■○ＵＴＡ，ＯＵＴ（アキュムレー夕の値を出力ポート
２に出力し、この値はＲＡＭ３に書き込まれ更新する）
。
２に出力し、この値はＲＡＭ３に書き込まれ更新する）
。
何れの場合も、３ステップで出力動作を完了するので、
処理は高速となる。
処理は高速となる。
以上詳細に説明せる如く本発明によれば、出力ポートの
ｎ個の出力の内の、ある出力の状態のみ変化させる場合
、高速に処理が出来る効果がある，
ｎ個の出力の内の、ある出力の状態のみ変化させる場合
、高速に処理が出来る効果がある，
第１図は本発明の原理ブロック図、
第２図は本発明の実施例の制御回路のブロック図第３図
は本発明の他の実施例の制御回路のブロック図、 第４図は従来例の制御回路のブロック図である。 図において、 ■はマイクロプロセッサ、 ２は出力ポート、 ３はＲＡＭ， ４はアドレスデコーダ、 台はデータパス、 はメモリ７１０選択線、 はトランジスタ、 はソレノイド、 ０は出力を示す。 衣を明の原理７゛口 ７ ク泪 １ ／ 田 第 ｊ 図
は本発明の他の実施例の制御回路のブロック図、 第４図は従来例の制御回路のブロック図である。 図において、 ■はマイクロプロセッサ、 ２は出力ポート、 ３はＲＡＭ， ４はアドレスデコーダ、 台はデータパス、 はメモリ７１０選択線、 はトランジスタ、 はソレノイド、 ０は出力を示す。 衣を明の原理７゛口 ７ ク泪 １ ／ 田 第 ｊ 図
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサ（１）よりのｎ個のデータをラッチ
し、ｎ個のデバイスをオンオフするｎ個の出力を持つ出
力ポート（２）を有し、 該出力ポート（２）のｎ個の出力の現在の値をＲＡＭ（
３）に記憶しておき、該マイクロプロセッサ（１）にて
該ＲＡＭ（３）より読み出し、所定のデータとの論理演
算を行い、該出力ポート（２）のｎ個の出力の内のある
出力の状態のみを変化させる制御回路において、 該出力ポート（３）に割当てられたアドレスと、該ＲＡ
Ｍ（３）の、該出力ポート（３）のｎ個の出力の値を記
憶する領域のアドレスを、同一アドレスとしたことを特
徴とする制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186882A JPH0351939A (ja) | 1989-07-19 | 1989-07-19 | 制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186882A JPH0351939A (ja) | 1989-07-19 | 1989-07-19 | 制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0351939A true JPH0351939A (ja) | 1991-03-06 |
Family
ID=16196334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186882A Pending JPH0351939A (ja) | 1989-07-19 | 1989-07-19 | 制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0351939A (ja) |
-
1989
- 1989-07-19 JP JP1186882A patent/JPH0351939A/ja active Pending
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