JPH0453034B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスタテイツク形半導体記憶装置（以下
「スタテイツク形メモリ」という）に関するもの
である。

〔従来の技術〕

従来のスタテイツク形メモリは、第２図に示す
ように、電源端子１、ワード線２、ビツト線３
ａ，３ｂ、インバータトランジスタ４ａ，４ｂ、
アクセストランジスタ５ａ，５ｂ、負荷抵抗６
ａ，６ｂ、記憶ノード７ａ，７ｂ、接地線８から
単位メモリセルが構成されている。

このように構成された装置において、読出し／
書込み動作を行なつていない記憶保持状態では、
ビツト線３ａ，３ｂを高電位にし、ワード線２を
低電位にしている。そして、ビツト線３ａまたは
３ｂを低電位にすると共にワード線２を高電位に
すれば、書込みが行なわれ、書込み終了後は、ワ
ード線２を低電位にすれば、書き込まれた状態が
保持される。

データの読出しは、ワード線２を高電位にし、
インバータトランジスタ４ａ，４ｂのうちの導通
している方と、そのトランジスタと直列に接続さ
れたアクセストランジスタのパスとにビツト線か
ら電流をながしこみ、ビツト線に微小な電位差を
発生させ、その電位差をセンスアツプで感知する
ことにより行なつている。

ここで、負荷抵抗６ａ，６ｂは、遮断している
インバータトランジスタのリーク電流によつて高
電位の記憶ノードの電位が低下してデータが反転
すること（記憶内容が破壊されること）を防ぐだ
けの電流を電源から供給するように抵抗値が選ば
れている。

しかしながら、スタテイツク形メモリは、第２
図に示す回路を多数同一チツプに収容するために
部品点数が多く、メモリ容量の増加には限界があ
つた。

これに対し、本願発明の発明者は、第３図〜第
５図に示すようなスタテイツク形メモリを提案し
た。第３図はそのブロツク系統を示す系統図であ
る。第３図において、１０はメモリセルマトリク
ス、１１はＸ（行）アドレスバツフア、１２はＹ
（列）アドレスバツフア、１３はワードドライバ
を含むＸ（行）アドレスデコーダ、１４はＹ（列）
アドレスデコーダ、１５はセンスアンプ、１６は
読出し／書込み制御回路、１７は出力バツフア、
１８は検出器、１９，２０は信号発生器、２１は
データ出力端子であり、X0〜XnはＸ（行）アド
レス信号、Y0〜YmはＹ（列）アドレス信号、
はチツプセレクト信号、DIはデータ入力信号、
Ｒ／Ｗは読出し／書込み制御信号である。

検出器１８はアドレス信号の変化を検出した時
に検出信号φ_Pを発生するようになつている。信
号発生器１９は、検出信号φ_Pが供給されたとき
に、出力バツフア１７をラツチするためのラツチ
信号φ_Lを発生するようになつており、信号発生
器２０は、ラツチ信号φ_Lが供給されると、全ワ
ード線上の信号を「１」レベルにするようになつ
ている。読出し／書込み制御回路１６は、メモリ
セルマトリクス１０にデータを書き込むか、メモ
リセルマトリクス１０からデータを読み出すかを
制御するようになつている。メモリセルマトリク
ス１０の内部の単位メモリセルは、第４図に示す
ように、ワード線２、正相側のビツト線３ａ、逆
相側のビツト線３ｂ、４個のトランジスタ４ａ，
４ｂ，５ａ，５ｂから構成されている。９ａ，９
ｂはビツト線３ａ，３ｂに接続された負荷であ
る。

このように構成された装置の動作を第５図に示
すタイミング図を用いて説明する。第５図ａにお
いて、時点t1でＸアドレス信号X0〜Xnのうちの
どれか１つ、または、Ｙアドレス信号Y0〜Ym
のうちのどれが１つでも変化すると、検出器１８
は、第５図ｂに示すように、時点t1より所定時間
T1の後に検出信号φ_Pを発生する。この検出時間
φ_Pの継続時間は、この信号の供給される回路を
動作させるに必要な時間で、かつ、第５図ａに示
すアドレス信号の継続時間以下であれば良い。検
出信号φ_Pが発生すると、行アドレスデコーダ１
３は、メモリセルマトリクス１０との間のワード
線（ワード線は複数である）上の信号のすべてを
第５図ｄに示すように「０」レベルにする。信号
発生器２０は、ラツチ信号φ_Lを受けて、ワード
線制御信号φ_Xを第５図ｆに示すように「０」レ
ベルにする。

このため、行アドレスデコーダ１３は、第５図
ｃに示すように、選択ワード線上の信号を「１」
レベルにする。この時、非選択ワード線上の信号
は第５図ｄに示すように「０」レベルを継続す
る。また、ラツチ信号φ_Lが「０」レベルになつ
たことによつて、出力バツフア１７は第５図ｇに
示すように一旦無効データI.Dを送出するが、内
部素子の伝播遅延時間で決まるタイミングT2の
後、行アドレスデコーダ１３から出力されるアド
レス信号で指定されるアドレスAiの有効データ
V.Dを送出する。そして、アドレスAiの有効デー
タが送出される時間を予め見計らつて、決められ
た遅延時間の後、時点t2において、検出器１８
は、検出信号φ_Pを第５図ｂに示すように「０」
レベルにするので、ラツチ信号φ_Lが第５図ｅに
示すように「１」レベルとなつて、出力バツフア
１７のデータが保持される。そして、ラツチ信号
φ_Lが「１」レベルになることによつて、第５図
ｆに示すように、ワード線制御信号φ_Xが「１」
レベルとなるので、全ワード線上の信号が「１」
レベルとなる。この時、選択ワード線上の信号は
第５図ｃに示すようにすでに「１」レベルとなつ
ているので、非選択ワード線上の信号だけが第５
図ｄに示すように「０」レベルから「１」レベル
へ変化する。

このように、時点t2以後は全ワード線が「１」
レベルとなつており、第４図のワード線２に
「１」レベルの信号が供給され、またアクセスト
ランジスタ５ａ，５ｂがオンとなつているので、
ビツト線３ａ，３ｂ上の信号を「１」レベルにし
ておけは、トランジスタ５ａ，５ｂはトランジス
タ４ａ，４ｂの負荷となり、さらに第４図のトラ
ンジスタ４ａ，４ｂはフリツプフロツプ回路を構
成しているので、この回路の記憶状態は、その後
にＸアドレス信号X0〜XnまたはＹアドレス信号
Y0〜Ymが変化するまで維持される。なお、ビ
ツト線３ａ，３ｂ上の信号はトランジスタ９ａ，
９ｂを介して「１」レベルに保たれる。

時点t3においてアドレス信号が変化すると、第
５図ｂに示すように、検出信号φ_PがT1後に「１」
レベルとなり、これにより第５図ｃ，ｄ，ｅに示
すように、選択線上の信号、非選択線上の信号、
ラツチ信号φ_Lが同時に「０」レベルとなり、ラ
ツチ信号φ_Lが「０」になることによつて、ワー
ド線制御信号φ_Xが「０」レベルになる。

しかしながら、第３図に示す装置は電力消費が
大きく、冷却装置等が大きいという問題があつ
た。このため、本願発明の発明者は、第６図に示
すように、さらに改良したスタテイツク形メモリ
を提案した。第６図において、２０ａは信号発生
器、２２はタイマである。第６図において第３図
と同一部分又は相当部分には同一符号が付してあ
る。

次にこのように構成された装置の機能・動作に
ついて第７図のタイミング図を用いて説明する。
タイマ２２は第７図ｈに示すように周期的な信号
を発生しており、信号発生器２０ａは、ラツチ信
号φ_Lが「０」レベルに変わつた時以後、タイマ
２２から「１」レベルの信号が供給される期間ワ
ード線制御信号φ_Xを「０」レベルにするように
なつている。第７図ａに示すＸアドレス信号また
はＹアドレス信号の変化によつて第７図ｆに示す
ワード線制御信号φ_Xが立ち上がるまでの動作は
第３図に示す装置と同様である。ワード線制御信
号φ_Xが立ち上がつた後、信号発生器２０ａは、
第７図ｈに示すタイマ２２からの信号と同期して
ワード線制御信号φ_Xを制御し、第７図ｆに示す
断続信号を送出する。このことによつて、第７図
ｄに示す非選択ワード線に供給される信号も断続
するので、第４図に示すアクセストランジスタ５
ａ，５ｂは断続的に導通状態になる。従つて、ビ
ツト線３ａ，３ｂから補充される電荷の補充も断
続的になり、電力消費が第３図のものより少なく
なる。なお、第７図ｂ，ｃ，ｅ，ｇに示すタイミ
ング波形は第５図ｂ，ｃ，ｅ，ｇに示すタイミン
グ波形と同様なものである。

〔発明が解決しようとする問題点〕

しかしながら、電力消費の減少はなお不十分で
あり、さらに電力消費を減少させるスタテイツク
形メモリの出現が期待されていた。

本発明はこのような点に鑑みてなされたもので
あり、その目的とするところは、電力消費を少な
くすることのできる半導体記憶装置を得ることに
ある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、メ
モリセルマトリクスを有するスタテイツク形の半
導体記憶装置において、フリツプフロツプ回路を
構成するトランジスタ素子２個のそれぞれにアク
セストランジスタが負荷となるように接続したも
のを単位メモリセルとしたメモリセルマトリクス
と、アドレス変化の検知信号を受けて所定時間経
過後で、かつ行アドレス信号に対応するワード線
が選択された後に、複数のワード線を１つまたは
所定単位行毎に一定時間づつ順次選択するための
選択信号を出力する選択信号発生手段と、この選
択信号に基づいて選択された各行のアクセストラ
ンジスタを上記一定時間だけ導通状態にして選択
されたワード線を順次活性化させるための制御手
段とを備えるようにしたものである。

〔作用〕

本発明におけるスタテイツク形半導体記憶装置
は、アドレス信号に変化があつた後に、そのアク
セストランジスタは１行又は複数行のみがオンと
なる。

〔実施例〕

まず、本発明の概要について説明する。本発明
が適用されたスタテイツク形メモリにおいては、
アドレス信号が変化し、そのアドレスに対応した
データ出力を送出し、出力をラツチした後、次の
アドレス変化までワード線を順次高電位にし、高
電位にあるビツト線からアクセストランジスタを
介して記憶ノードの高電位を保持するための電流
を供給する。

次に本発明に係わるスタテイツク形メモリの一
実施例を第１図に示す。第１図において、２３は
アドレスカウンタ、２４はセレクタである。第１
図において第６図と同一部分又は相当部分には同
一符号が付してある。アドレスカウンタ２３はワ
ード線制御信号φ_Xをクロツクとするカウンタで、
行アドレスバツフアの出力とは独立な行アドレス
を発生し、セレクタ２４は行アドレスバツフア出
力のアドレスを取り込むか、アドレスカウンタの
出力のアドレスを取り込むかを選択するようにな
つている。

このように構成された装置の動作は次の通りで
ある。動作タイミングは第７図のものと同様であ
る。第１図の装置においては、アドレスカウンタ
２３がワード線制御信号φ_Xをクロツクとして、
外部行アドレス信号X0〜Xnとは独立に行アドレ
ス信号を発生する。セレクタ２４は、サイクル開
始の新しいデータを読み出す期間、行アドレスバ
ツフア１１の出力を取り込むので、外部アドレス
信号X0〜Xnで指定したアドレスのデータが正常
に出力され、出力がラツチされワード線制御信号
φ_Xが立ち上がると、アドレスカウンタ２３の出
力を取り込み、アドレスカウンタ２３で指定され
た行のみワード線上の信号が「１」になり、第４
図に示すアクセストランジスタ５ａ，５ｂは１行
のみ導通状態になる。その後、ワード線制御信号
φ_Xがクロツクとしてはいる度に、順次アドレス
カウンタ２３の出力を増やし、すべての行を順次
導通状態にする。したがつて、ビツト線３ａ，３
ｂからの電荷の補充も１行分のみになり、電力消
費が第６図のものより少なくなる。なお、このア
ドレスカウンタ２３は、全ワード線の行アドレス
がセツトされており、クロツクの入力により順次
行アドレス信号を出力する。全ワード線の行アド
レス信号を出力すると、以後はこの動作を繰り返
す。したがつて、ラツチ信号φ_Lが「１」になる
とワード線制御信号φ_Xが周期的に「１」になり、
これがクロツクとなつてアドレスカウンタ２３か
ら行アドレス信号が順次出力され、ラツチ信号
φ_Lが「０」になりワード線制御信号φ_Xが「０」
になつた時点でアドレスカウンタ２３のカウント
動作は停止し、アドレスカウンタ２３はこのとき
の行アドレス信号を出力したままの状態になる。
しかし、ラツチ信号φ_Lが「０」なので、この出
力は行アドレスデコーダ１３には入力されない。
次のアドレス変化が発生すると、アドレスカウン
タ２３はこの行アドレス信号からカウントを開始
する。この実施例では、全ワード線のうち活性化
されているのは、ある時点では常に１つだけであ
り、電力消費を減少できる。

なお、上記の説明でアドレスカウンタ２３は１
行を選択するものとしたが、複数行選択するよう
にアドレスを発生させても同様の効果を期待でき
る。

〔発明の効果〕

以上説明したように本発明は、フリツプフロツ
プ回路を構成するトランジスタ素子２個のそれぞ
れにアクセストランジスタが負荷となるように接
続したものを単位メモリセルとしたメモリセルマ
トリクスと、アドレス変化の検知信号を受けて所
定時間経過後で、かつ行アドレス信号に対応する
ワード線が選択された後に、複数のワード線を１
つまたは所定単位行毎に一定時間づつ順次選択す
るための選択信号を出力する選択信号発生手段
と、この選択信号に基づいて選択された各行のア
クセストランジスタを上記一定時間だけ導通状態
にして選択されたワード線を順次活性化させるた
めの制御手段とを設けることにより、電力消費を
少なくすることができ、冷却装置等を小さくする
ことができるという効果がある。

【図面の簡単な説明】

第１図は本発明に係わる半導体記憶装置の一実
施例を示す系統図、第２図は従来のスタテイツク
形半導体記憶装置を構成する単位メモリセルの一
例を示す回路図、第３図は従来のスタテイツク形
半導体記憶装置を示す系統図、第４図は第３図に
示す装置を構成する単位メモリセルを示す回路
図、第５図は第３図に示す装置の動作を説明する
ためのタイミング図、第６図は他の従来のスタテ
イツク形半導体記憶装置を示す系統図、第７図は
第６図に示す装置の動作を説明するためのタイミ
ング図である。 １０……メモリセルマトリクス、１１……行ア
ドレスバツフア、１２……列アドレスバツフア、
１３……行アドレスデコーダ、１４……列アドレ
スデコーダ、１５……センスアンプ、１６……読
出し／書込み制御回路、１７……出力バツフア、
１８……検出器、１９，２０ａ……信号発生器、
２１……データ出力端子、２２……タイマ、２３
……アドレスカウンタ、２４……セレクタ。

Claims (1)

1. 【特許請求の範囲】 １ それぞれが各行に配列された複数のワード
   線、それぞれが各列に配列された複数のビツト線
   対、 第１の記憶ノードと接地ノードとの間に接続さ
   れ、ゲート電極が第２の記憶ノードに接続された
   第１のインバータトランジスタと、上記第２の記
   憶ノードと接地ノードとの間に接続され、ゲート
   電極が上記第１の記憶ノードに接続された第２の
   インバータトランジスタと、上記第１の記憶ノー
   ドと対応した列に配設された上記ビツト線対の一
   方のビツト線との間に接続され、ゲート電極が対
   応した行に配設されたワード線に接続された第１
   のアクセストランジスタと、上記第２の記憶ノー
   ドと対応した列に配設された上記ビツト線対の他
   方のビツト線との間に接続され、ゲート電極が対
   応した行に配設されたワード線に接続された第２
   のアクセストランジスタとをそれぞれ有して単位
   メモリセルが構成され、この単位メモリセルが複
   数行及び複数列に配設されたメモリセルマトリツ
   クス、 行アドレス信号を受けてこの行アドレス信号に
   対応するワード線を選択するための行アドレスデ
   コーダ、 列アドレス信号を受けてこの列アドレス信号に
   対応するビツト線対を選択するための列アドレス
   デコーダ、 上記行アドレス信号の変化を検知し、アドレス
   変化検知信号を出力するアドレス変化検知手段、 このアドレス変化検知手段からのアドレス変化
   検知信号を受けて、このアドレス変化検知信号を
   受けて所定時間経過後で、かつ上記行アドレス信
   号に対応するワード線が選択された後に、上記複
   数のワード線を１つまたは所定単位行毎に一定時
   間づつ順次選択するための選択信号を出力する選
   択信号発生手段、 上記選択信号発生手段からの選択信号に基づい
   て選択された各行の上記アクセストランジスタを
   上記一定時間だけ導通状態にして選択されたワー
   ド線を順次活性化させるための制御手段、 を備えた半導体記憶装置。 ２ 選択信号発生手段は、アドレス変化検知手段
   からのアドレス変化検知信号を受けて所定時間経
   過後にＨレベルとＬレベルとが順次変化する信号
   を出力する信号発生手段と、この信号発生手段か
   らのＨレベルからＬレベルへの変化あるいはＬレ
   ベルからＨレベルへの変化を受けてカウントアツ
   プあるいはカウントダウンして選択信号を出力す
   るアドレスカウンタとを有したものであることを
   特徴とする特許請求の範囲第１項記載の半導体記
   憶装置。 ３ 制御手段は、選択信号発生手段の信号発生手
   段からの信号を受け、この信号に基づいて選択信
   号発生手段のアドレスカウンタからの選択信号を
   行アドレスデコーダに選択的に出力するセレクタ
   を有したものであることを特徴とする特許請求の
   範囲第２項記載の半導体記憶装置。