JPH0453066Y2 - - Google Patents
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- Publication number
- JPH0453066Y2 JPH0453066Y2 JP1986204073U JP20407386U JPH0453066Y2 JP H0453066 Y2 JPH0453066 Y2 JP H0453066Y2 JP 1986204073 U JP1986204073 U JP 1986204073U JP 20407386 U JP20407386 U JP 20407386U JP H0453066 Y2 JPH0453066 Y2 JP H0453066Y2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- resistor
- reactor
- source
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Electronic Switches (AREA)
Description
本考案は例えばDC−DCコンバータに用いられ
直流電源を反復開閉して負荷に印加するFET（電
界効果トランジスタ）を駆動する回路に関するも
ので、特にこのFETのスイツチング速度を高め
得る回路に関する。 なお以下各図において同一の符号は同一または
相当部分を示す。
直流電源を反復開閉して負荷に印加するFET（電
界効果トランジスタ）を駆動する回路に関するも
ので、特にこのFETのスイツチング速度を高め
得る回路に関する。 なお以下各図において同一の符号は同一または
相当部分を示す。
【従来の技術】
第３図はこの種の回路の一例を示す。同図にお
いてVDcは直流電源、Ｑ１はＰチヤンネル型の
FETで、そのソースＳは直流電源VDcに、同じく
そのドレインＤは負荷RLに接続されており、こ
のFETQ１は直流電源VDcを繰返し開閉して負荷
RLに、例えば電源VDcの電圧よりも低い所定の電
圧を供給する。SWはその一端を直流電源VDcの
負極に接続されたスイツチであり、このスイツチ
SWはこの場合、高速に繰返し開閉されて、抵抗
Ｒ１を介しFETQ１のゲートＧを駆動し、FETQ
１を前記のように開閉させる。なおこのスイツチ
SWは図外の補助トランジスタで構成されてもよ
い。Ｒ２はスイツチSWのオフ時、FETQ１のゲ
ートＧとソースＳとの間を短絡し、FETQ１をオ
フさせるための抵抗である。Ｃはスピードアツプ
コンデンサで、スイツチSWの開閉の変化時に抵
抗Ｒ１を一時的に短絡し、ゲートＧの電位変化を
急峻にしてFETQ１の開，閉速度を高める役割を
持つ。 このようにして従来のFET駆動回路としては、
FETを高速動作させるためには単にゲート回路
に第３図ｃのようなスピードアツプコンデンサを
入れるだけの回路が多かつた。
いてVDcは直流電源、Ｑ１はＰチヤンネル型の
FETで、そのソースＳは直流電源VDcに、同じく
そのドレインＤは負荷RLに接続されており、こ
のFETQ１は直流電源VDcを繰返し開閉して負荷
RLに、例えば電源VDcの電圧よりも低い所定の電
圧を供給する。SWはその一端を直流電源VDcの
負極に接続されたスイツチであり、このスイツチ
SWはこの場合、高速に繰返し開閉されて、抵抗
Ｒ１を介しFETQ１のゲートＧを駆動し、FETQ
１を前記のように開閉させる。なおこのスイツチ
SWは図外の補助トランジスタで構成されてもよ
い。Ｒ２はスイツチSWのオフ時、FETQ１のゲ
ートＧとソースＳとの間を短絡し、FETQ１をオ
フさせるための抵抗である。Ｃはスピードアツプ
コンデンサで、スイツチSWの開閉の変化時に抵
抗Ｒ１を一時的に短絡し、ゲートＧの電位変化を
急峻にしてFETQ１の開，閉速度を高める役割を
持つ。 このようにして従来のFET駆動回路としては、
FETを高速動作させるためには単にゲート回路
に第３図ｃのようなスピードアツプコンデンサを
入れるだけの回路が多かつた。
【考案が解決しようとする問題点】
しかしながら直流電源VDcの電圧が低下する場
合、またはさらに高速動作を要求される場合に
は、第３図のようにゲート回路にスピードアツプ
コンデンサＣを設けるだけの方式では、FETQ１
のスイツチング速度、特にFETQ１のオフ時の速
度が不充分であるという問題点がある。 本考案の目的は、FETのソースＳとゲートＧ
間にさらにリアクトルを設けたFET駆動回路を
提供することにより、FETのより高速な動作を
可能とすることにある。
合、またはさらに高速動作を要求される場合に
は、第３図のようにゲート回路にスピードアツプ
コンデンサＣを設けるだけの方式では、FETQ１
のスイツチング速度、特にFETQ１のオフ時の速
度が不充分であるという問題点がある。 本考案の目的は、FETのソースＳとゲートＧ
間にさらにリアクトルを設けたFET駆動回路を
提供することにより、FETのより高速な動作を
可能とすることにある。
上記問題点を解決するために本考案の回路は
『ソース，ゲート及びドレインを有するFET（Ｑ
１など）と該FETを駆動する駆動回路とを備え、
該FETのソースとドレインを直流電源（VDcな
ど）と負荷（RLなど）との間に直列に接続し、
前記駆動回路により前記FETを作動させて負荷
に供給する電流を開閉する回路において、前記駆
動回路は、前記FETのゲートに第１の抵抗（Ｒ
１など）とスイツチ（SWなど）を直列接続し、
該第１の抵抗にスピードアツプコンデンサ（Ｃな
ど）を並列接続し、リアクトル（Ｌなど）、第２
の抵抗（Ｒ２など）及びツエナダイオード（ZD
など）をこの順に直列接続した直列回路のリアク
トルの一端を前記FETのソースに接続し、第１
の抵抗とスイツチとの接続点および第２の抵抗と
ツエナダイオードとの接続点を連結して構成し
た』ものとする。
『ソース，ゲート及びドレインを有するFET（Ｑ
１など）と該FETを駆動する駆動回路とを備え、
該FETのソースとドレインを直流電源（VDcな
ど）と負荷（RLなど）との間に直列に接続し、
前記駆動回路により前記FETを作動させて負荷
に供給する電流を開閉する回路において、前記駆
動回路は、前記FETのゲートに第１の抵抗（Ｒ
１など）とスイツチ（SWなど）を直列接続し、
該第１の抵抗にスピードアツプコンデンサ（Ｃな
ど）を並列接続し、リアクトル（Ｌなど）、第２
の抵抗（Ｒ２など）及びツエナダイオード（ZD
など）をこの順に直列接続した直列回路のリアク
トルの一端を前記FETのソースに接続し、第１
の抵抗とスイツチとの接続点および第２の抵抗と
ツエナダイオードとの接続点を連結して構成し
た』ものとする。
この考案はFETのソースとゲートとの間にリ
アクトルを挿入したもので、FETのオフ時にこ
のリアクトルの蓄積エネルギを利用してFETの
ゲート・ソース間の接合部容量を急速に放電さ
せ、FETのスイツチングスピードを高めるもの
である。
アクトルを挿入したもので、FETのオフ時にこ
のリアクトルの蓄積エネルギを利用してFETの
ゲート・ソース間の接合部容量を急速に放電さ
せ、FETのスイツチングスピードを高めるもの
である。
以下第１図と第２図に基づいて本考案の実施例
を説明する。第１図は本考案の一実施例としての
回路図で第３図に対応する。また第２図は第１図
中の各部の動作のタイミングと波形を示す図であ
る。 第１図におけるFETQ１のゲート回路では、第
３図と同様にFETQ１のゲートＧから抵抗Ｒ１を
通し高速に開閉されるスイツチSWが直列に接続
され、さらに抵抗Ｒ１にはスピードアツプコンデ
ンサＣが並列に接続されている。 また新たにFETQ１のソースＳからリアクトル
Ｌ、抵抗Ｒ２、ツエナダイオードZDが直列に接
続され、ツエナダイオードZDの他端は直流電源
VDcの負極側に接続されている。さらにツエナダ
イオードZDのカソードＫ側と、スイツチSWの抵
抗Ｒ１側の交点部とが接続されている。 次に第２図において１，３はそれぞれスイツチ
SW、FETQ１のオン，オフ動作のタイミングを
示し、同図２はリアクトルＬの両端電圧（リアク
トル電圧）の波形を示す。 次に第２図を参照しつつ第１図の動作を説明す
る。まずスイツチSWがオンすれば、直流電源
VDcはFETQ１のソースＳからゲートＧ側に電流
ｉ３を流し、これによりFETQ１のゲート・ソー
ス間接合部容量を急速に充電し、このゲートＧ・
ソースＳ間にバイアス電圧を与えるためFETQ１
はオンとなる。 このFETQ１のオンの瞬間には電流ｉ３は主と
してスピードアツプコンデンサＣを流れ、抵抗Ｒ
１は一時的に短絡される形になり、コンデンサＣ
によつてFETQ１のオンの速度が高められる。 またスイツチSWのオンと同時に直流電源VDc
からリアクトルＬにも電流ｉ１が流れＬにはエネ
ルギが蓄積される。 次にスイツチSWがオフすればリアクトルＬの
蓄積エネルギにより電流ｉ１はｉ２となつてリア
クトルＬ→コンデンサＣ→FETQ１のゲートＧ・
ソースＳ間回路の経路を流れ、FETQ１のゲート
Ｇ・ソースＳ接合部容量を急速に放電させFETQ
１のオフの速度を高める働きをする。またこのと
きリアクトルＬの発生電圧（リアクトルＬ電圧）
Ｅが所定値以上に高くなるとFETQ１などを破壊
する惧れがあるので、回路保護のためリアクトル
ＬからツエナダイオードZDにバイパス電流を流
し、リアクトル電圧Ｅがこのツエナダイオード
ZDのツエナ電圧以上にならないようにしている。 以上の実施例ではFETQ１としてＰチヤンネル
型を用いた例を説明したが、これに代わりＮチヤ
ンネル型のFETを用いた場合には、直流電源VDc
およびツエナダイオードZDの極性を第１図と逆
にすればよい。
を説明する。第１図は本考案の一実施例としての
回路図で第３図に対応する。また第２図は第１図
中の各部の動作のタイミングと波形を示す図であ
る。 第１図におけるFETQ１のゲート回路では、第
３図と同様にFETQ１のゲートＧから抵抗Ｒ１を
通し高速に開閉されるスイツチSWが直列に接続
され、さらに抵抗Ｒ１にはスピードアツプコンデ
ンサＣが並列に接続されている。 また新たにFETQ１のソースＳからリアクトル
Ｌ、抵抗Ｒ２、ツエナダイオードZDが直列に接
続され、ツエナダイオードZDの他端は直流電源
VDcの負極側に接続されている。さらにツエナダ
イオードZDのカソードＫ側と、スイツチSWの抵
抗Ｒ１側の交点部とが接続されている。 次に第２図において１，３はそれぞれスイツチ
SW、FETQ１のオン，オフ動作のタイミングを
示し、同図２はリアクトルＬの両端電圧（リアク
トル電圧）の波形を示す。 次に第２図を参照しつつ第１図の動作を説明す
る。まずスイツチSWがオンすれば、直流電源
VDcはFETQ１のソースＳからゲートＧ側に電流
ｉ３を流し、これによりFETQ１のゲート・ソー
ス間接合部容量を急速に充電し、このゲートＧ・
ソースＳ間にバイアス電圧を与えるためFETQ１
はオンとなる。 このFETQ１のオンの瞬間には電流ｉ３は主と
してスピードアツプコンデンサＣを流れ、抵抗Ｒ
１は一時的に短絡される形になり、コンデンサＣ
によつてFETQ１のオンの速度が高められる。 またスイツチSWのオンと同時に直流電源VDc
からリアクトルＬにも電流ｉ１が流れＬにはエネ
ルギが蓄積される。 次にスイツチSWがオフすればリアクトルＬの
蓄積エネルギにより電流ｉ１はｉ２となつてリア
クトルＬ→コンデンサＣ→FETQ１のゲートＧ・
ソースＳ間回路の経路を流れ、FETQ１のゲート
Ｇ・ソースＳ接合部容量を急速に放電させFETQ
１のオフの速度を高める働きをする。またこのと
きリアクトルＬの発生電圧（リアクトルＬ電圧）
Ｅが所定値以上に高くなるとFETQ１などを破壊
する惧れがあるので、回路保護のためリアクトル
ＬからツエナダイオードZDにバイパス電流を流
し、リアクトル電圧Ｅがこのツエナダイオード
ZDのツエナ電圧以上にならないようにしている。 以上の実施例ではFETQ１としてＰチヤンネル
型を用いた例を説明したが、これに代わりＮチヤ
ンネル型のFETを用いた場合には、直流電源VDc
およびツエナダイオードZDの極性を第１図と逆
にすればよい。
【考案の効果】
この考案によれば直流電源を反復開閉して負荷
に印加するFETを駆動する回路において、スピ
ードアツプコンデンサを設けて高速動作させる
FETのゲートとソースとの間にリアクトルを挿
入することとしたので、このリアクトルの蓄積エ
ネルギを利用しFETオフ時にこのFETのゲー
ト・ソース間接合部容量を急速に放電させること
ができ、このFETのスイツチング速度を高める
ことができる。
に印加するFETを駆動する回路において、スピ
ードアツプコンデンサを設けて高速動作させる
FETのゲートとソースとの間にリアクトルを挿
入することとしたので、このリアクトルの蓄積エ
ネルギを利用しFETオフ時にこのFETのゲー
ト・ソース間接合部容量を急速に放電させること
ができ、このFETのスイツチング速度を高める
ことができる。
第１図は本考案の一実施例としての回路図、第
２図は第１図の動作を説明するためのタイミング
および波形を示す図、第３図は第１図に対応する
従来の回路図である。 VDc……直流電源、Ｑ１……FET、RL……負
荷、SW……スイツチ、Ｌ……リアクトル、Ｒ
１，Ｒ２……抵抗、Ｃ……スピードアツプコンデ
ンサ、ZD……ツエナダイオード。
２図は第１図の動作を説明するためのタイミング
および波形を示す図、第３図は第１図に対応する
従来の回路図である。 VDc……直流電源、Ｑ１……FET、RL……負
荷、SW……スイツチ、Ｌ……リアクトル、Ｒ
１，Ｒ２……抵抗、Ｃ……スピードアツプコンデ
ンサ、ZD……ツエナダイオード。
Claims (1)
- ソース，ゲート及びドレインを有するFETと
該FETを駆動する駆動回路とを備え、該FETの
ソースとドレインを直流電源と負荷との間に直列
に接続し、前記駆動回路により前記FETを作動
させて負荷に供給する電流を開閉する回路におい
て、前記駆動回路は、前記FETのゲートに第１
の抵抗とスイツチを直列接続し、該第１の抵抗に
スピードアツプコンデンサを並列接続し、リアク
トル，第２の抵抗及びツエナダイオードをこの順
に直列接続した直列回路のリアクトルの一端を前
記FETのソースに接続し、第１の抵抗とスイツ
チとの接続点および第２の抵抗とツエナダイオー
ドとの接続点を連結して構成したことを特徴とす
るFET駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986204073U JPH0453066Y2 (ja) | 1986-12-24 | 1986-12-24 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986204073U JPH0453066Y2 (ja) | 1986-12-24 | 1986-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63106226U JPS63106226U (ja) | 1988-07-09 |
| JPH0453066Y2 true JPH0453066Y2 (ja) | 1992-12-14 |
Family
ID=31169990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986204073U Expired JPH0453066Y2 (ja) | 1986-12-24 | 1986-12-24 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453066Y2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5218647U (ja) * | 1975-07-23 | 1977-02-09 | ||
| JPS5318375A (en) * | 1976-08-04 | 1978-02-20 | Fuji Electric Co Ltd | Transistor base driving circuit |
| JPS5930346B2 (ja) * | 1976-10-25 | 1984-07-26 | 日本電気株式会社 | トランジスタ開閉駆動回路 |
| JPS53108758A (en) * | 1977-03-04 | 1978-09-21 | Nichicon Capacitor Ltd | Transistor switching circuit |
| JPS6096024A (ja) * | 1983-10-31 | 1985-05-29 | Nec Corp | 大電流スイツチング回路 |
-
1986
- 1986-12-24 JP JP1986204073U patent/JPH0453066Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63106226U (ja) | 1988-07-09 |
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