JPH0450662Y2 - - Google Patents
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- JPH0450662Y2 JPH0450662Y2 JP1985088351U JP8835185U JPH0450662Y2 JP H0450662 Y2 JPH0450662 Y2 JP H0450662Y2 JP 1985088351 U JP1985088351 U JP 1985088351U JP 8835185 U JP8835185 U JP 8835185U JP H0450662 Y2 JPH0450662 Y2 JP H0450662Y2
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- rectifier
- pulse transformer
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Description
【考案の詳細な説明】
「産業上の利用分野」
本考案はフオワードコンバータ回路の開閉素子
等として用いられる電界効果トランジスタのゲー
ト制御回路に関し、簡単な回路構成でありながら
高速にて効果的な動作をするものを得ることを目
的としたものである。
等として用いられる電界効果トランジスタのゲー
ト制御回路に関し、簡単な回路構成でありながら
高速にて効果的な動作をするものを得ることを目
的としたものである。
「従来の技術」
パルス巾制御のスイツチング電源回路は、第４
図に示すように直流電源１側において、変圧器２
の１次巻線３と主開閉素子４は直列に結合し、ま
た、変圧器２の２次巻線５には整流器６、ろ波器
７を介して出力端子に結合し、出力側からの誤差
検出信号をパルス巾制御用IC８（例えば商品名
MB3759）ヘフイードバツクし、このIC８の出力
でパルストランス９を介して前記主開閉素子４の
オン、オフを制御するように構成されている。こ
の主開閉素子４にはMOS型の電界効果トランジ
スタ（以下FETという）が利用されるようにな
つてきている。また、前記IC８の２番ピンに基
準電圧VRを供給し、１番ピンに被検出電圧V′oを
供給し、さらにこのIC８に内蔵されたトランジ
スタ１０，１１のエミツタの接続された９番およ
び10番ピンを負側に結合し、前記トランジスタ１
０，１１のコレクタの接続された８番および11番
ピンをパルストランス９の１次巻線１２の一端に
結合し、この１次巻線１２の他端を、Viに比例
したVccの正側（４番ピン）に接続する。このパ
ルストランス９の２次巻線１３をFET４のゲー
ト、ソース間に結合する。
図に示すように直流電源１側において、変圧器２
の１次巻線３と主開閉素子４は直列に結合し、ま
た、変圧器２の２次巻線５には整流器６、ろ波器
７を介して出力端子に結合し、出力側からの誤差
検出信号をパルス巾制御用IC８（例えば商品名
MB3759）ヘフイードバツクし、このIC８の出力
でパルストランス９を介して前記主開閉素子４の
オン、オフを制御するように構成されている。こ
の主開閉素子４にはMOS型の電界効果トランジ
スタ（以下FETという）が利用されるようにな
つてきている。また、前記IC８の２番ピンに基
準電圧VRを供給し、１番ピンに被検出電圧V′oを
供給し、さらにこのIC８に内蔵されたトランジ
スタ１０，１１のエミツタの接続された９番およ
び10番ピンを負側に結合し、前記トランジスタ１
０，１１のコレクタの接続された８番および11番
ピンをパルストランス９の１次巻線１２の一端に
結合し、この１次巻線１２の他端を、Viに比例
したVccの正側（４番ピン）に接続する。このパ
ルストランス９の２次巻線１３をFET４のゲー
ト、ソース間に結合する。
このような構成において、フオワードコンバー
タの出力電圧Voを一定にするためには入力電圧
Viが低い時はパルストランス９の導通角は大と
なるように、また入力電圧Viが高い時は導通角
は小となるように制御されるのは自明である。
タの出力電圧Voを一定にするためには入力電圧
Viが低い時はパルストランス９の導通角は大と
なるように、また入力電圧Viが高い時は導通角
は小となるように制御されるのは自明である。
「本考案が解決しようとする問題点」
第４図のような従来のFETのゲート制御回路
では、Viが高いときには、Vccもそれに応じて高
くなるので、IC８におけるトランジスタ１０，
１１のコレクタ・エミツタ間電圧VQ1と、パルス
トランス９の２次側電圧VpT2は第５図のＢ，Ｃ
に示すような特性となり、T3以前のT′2時点で
PET４のゲート・ソース間電圧VGSが正に印加さ
れ、そのため全体の回路の動作が極めて不安定に
なるという問題点があつた。
では、Viが高いときには、Vccもそれに応じて高
くなるので、IC８におけるトランジスタ１０，
１１のコレクタ・エミツタ間電圧VQ1と、パルス
トランス９の２次側電圧VpT2は第５図のＢ，Ｃ
に示すような特性となり、T3以前のT′2時点で
PET４のゲート・ソース間電圧VGSが正に印加さ
れ、そのため全体の回路の動作が極めて不安定に
なるという問題点があつた。
さらに詳しく説明する。
IC８によるパルス巾制御では、トランジスタ
１０，１１におけるTon＋Toff＝繰返し周期を
一定とし、Tonを制御するものであるが、Viが
高く、トランジスタ１０，１１のデユーテイ比
（Ton／（Ton＋Toff））がせまくなる（30％程
度）と回路動作が不安定になる。
１０，１１におけるTon＋Toff＝繰返し周期を
一定とし、Tonを制御するものであるが、Viが
高く、トランジスタ１０，１１のデユーテイ比
（Ton／（Ton＋Toff））がせまくなる（30％程
度）と回路動作が不安定になる。
この現象を第４図と第５図により説明する。
トランジスタ１０，１１に電流が流れている
T1〜T2間に、パルストランス９のインダクタに
エネルギーが蓄積される。
T1〜T2間に、パルストランス９のインダクタに
エネルギーが蓄積される。
トランジスタ１０，１１がオフ（T2〜T3）す
ると、パルストランス９の２次巻線１３側の負荷
としてFET４のゲート・ソース間の小さな容量
Cissしかないので、２次側電圧VpT2は急激に０
からマイナスに充電する。トランジスタ１０，１
１がオフすると、１次巻線１２に逆向きの電流が
流れなくなり、このマイナスの充電電荷は、トラ
ンジスタ１０，１１がオンするまでの間にゆつく
り元へ戻ろうとして徐々に放電する。
ると、パルストランス９の２次巻線１３側の負荷
としてFET４のゲート・ソース間の小さな容量
Cissしかないので、２次側電圧VpT2は急激に０
からマイナスに充電する。トランジスタ１０，１
１がオフすると、１次巻線１２に逆向きの電流が
流れなくなり、このマイナスの充電電荷は、トラ
ンジスタ１０，１１がオンするまでの間にゆつく
り元へ戻ろうとして徐々に放電する。
ここで、Viが高く、したがつて、Vccも高いと
き（デユーテイ比がせまいとき）には、１次巻線
１２の電圧VQ1がＢのように、T3以前のT′2時に
交差する。２次巻線１３の電圧は、１次側を反転
した特性であるからＣのようになり、VpT2はT3
以前のT′2時にマイナスからプラスへ変る。
き（デユーテイ比がせまいとき）には、１次巻線
１２の電圧VQ1がＢのように、T3以前のT′2時に
交差する。２次巻線１３の電圧は、１次側を反転
した特性であるからＣのようになり、VpT2はT3
以前のT′2時にマイナスからプラスへ変る。
このように、T3前にVpT2すなわちVGSがプラス
になると、FET４がT3以前にオンするおそれが
あり、誤動作の原因となる。
になると、FET４がT3以前にオンするおそれが
あり、誤動作の原因となる。
なお、第５図Ａにおいて、VDｓはFET４のド
レイン・ソース間電圧、IDはドレインに流れ込む
電流、Viは入力電圧を示す。
レイン・ソース間電圧、IDはドレインに流れ込む
電流、Viは入力電圧を示す。
「問題点を解決するための手段」
本考案は上述のような問題点を解決するために
なされたもので、直流入力電圧Viに比例した電
圧を、パルストランス９の１次巻線１２とパルス
巾制御用IC８のスイツチング素子１０，１１と
の直列回路に印加して、このスイツチング素子１
０，１１によるデユーテイ比の制御によりパルス
トランス９の２次巻線１３に結合された電界効果
トランジスタ４を開閉制御してなるフオワードコ
ンバータ回路において、前記電界効果トランジス
タ４のゲートＧとパルストランス９の２次巻線１
３の正側との間に、コンデンサ１６と第１整流器
１７と抵抗３３とを直列に挿入し、前記第１整流
器１７と抵抗３３の接続点と電界効果トランジス
タ４のソースとの間にトランジスタ１８を挿入
し、前記パルストランス９の２次巻線１３の負側
と、前記コンデンサ１６と第１整流器１７の結合
点との間に第２整流器１９を結合し、この第２整
流器１９のカソードと前記トランジズタ１８のベ
ースとを結合してなることを特徴とする電界効果
トランジスタのゲート制御回路である。
なされたもので、直流入力電圧Viに比例した電
圧を、パルストランス９の１次巻線１２とパルス
巾制御用IC８のスイツチング素子１０，１１と
の直列回路に印加して、このスイツチング素子１
０，１１によるデユーテイ比の制御によりパルス
トランス９の２次巻線１３に結合された電界効果
トランジスタ４を開閉制御してなるフオワードコ
ンバータ回路において、前記電界効果トランジス
タ４のゲートＧとパルストランス９の２次巻線１
３の正側との間に、コンデンサ１６と第１整流器
１７と抵抗３３とを直列に挿入し、前記第１整流
器１７と抵抗３３の接続点と電界効果トランジス
タ４のソースとの間にトランジスタ１８を挿入
し、前記パルストランス９の２次巻線１３の負側
と、前記コンデンサ１６と第１整流器１７の結合
点との間に第２整流器１９を結合し、この第２整
流器１９のカソードと前記トランジズタ１８のベ
ースとを結合してなることを特徴とする電界効果
トランジスタのゲート制御回路である。
「作用」
IC８内のトランジスタ１０，１１の導通期間
はパルストランス９の２次巻線１３に出力電圧が
得られ、また、不導通期間はパルストランス９の
フライバツク電圧が第２整流器１９、コンデンサ
１６を経て２次巻線１３へ還流し、かつこのフラ
イバツク電圧はコンデンサ１６の充電によつて拘
束され、IC８内のトランジスタ１０，１１とパ
ルストランス９の２次巻線１３に電圧があらわれ
る。FET４の導通開始のゲートＧへの印加電圧
はコンデンサ１６の充電電圧も付加されて高い電
圧となり、この高い電圧で第１整流器１７を介し
てFET４のゲート・ソース間容量（Ciss）が急
速に充電され、VGSが急速に立上り、IDとVDｓの
重なりは最小となり、良好なターンオン特性が得
られる。
はパルストランス９の２次巻線１３に出力電圧が
得られ、また、不導通期間はパルストランス９の
フライバツク電圧が第２整流器１９、コンデンサ
１６を経て２次巻線１３へ還流し、かつこのフラ
イバツク電圧はコンデンサ１６の充電によつて拘
束され、IC８内のトランジスタ１０，１１とパ
ルストランス９の２次巻線１３に電圧があらわれ
る。FET４の導通開始のゲートＧへの印加電圧
はコンデンサ１６の充電電圧も付加されて高い電
圧となり、この高い電圧で第１整流器１７を介し
てFET４のゲート・ソース間容量（Ciss）が急
速に充電され、VGSが急速に立上り、IDとVDｓの
重なりは最小となり、良好なターンオン特性が得
られる。
わずかな時間経過後、前記容量（Ciss）の充電
が完了すると、Viが低い場合、コンデンサ１６
の充電電圧Vcsがプラス側にやや残留し、VGSは、
低電圧のVpT2にVcsを加えた電圧となつて、
PET４は導通を続ける。
が完了すると、Viが低い場合、コンデンサ１６
の充電電圧Vcsがプラス側にやや残留し、VGSは、
低電圧のVpT2にVcsを加えた電圧となつて、
PET４は導通を続ける。
IC８のトランジスタ１０，１１がオフされる
と、パルストランス９の電圧は反転し、この反転
した電圧によつて第２整流器１９を介してコンデ
ンサ１６が充電される。このときの充電電流によ
りこの第２整流器１９は短絡状態となり、したが
つて、FET４のゲート・ソース間のトランジス
タ１８が導通状態となるのでFET４の容量
（Ciss）は急速に放電され、VGSはスレシユホール
ド以下の電圧となつて、IDは急速に遮断され、
FET４には電圧VDｓが印加される。このように
してFET４のターンオフも非常に効果的に行な
われる。
と、パルストランス９の電圧は反転し、この反転
した電圧によつて第２整流器１９を介してコンデ
ンサ１６が充電される。このときの充電電流によ
りこの第２整流器１９は短絡状態となり、したが
つて、FET４のゲート・ソース間のトランジス
タ１８が導通状態となるのでFET４の容量
（Ciss）は急速に放電され、VGSはスレシユホール
ド以下の電圧となつて、IDは急速に遮断され、
FET４には電圧VDｓが印加される。このように
してFET４のターンオフも非常に効果的に行な
われる。
同様に、Viが高い場合には、VGSは高電圧の
VpT2からVcsを減じた電圧となつてFET４は導
通を続ける。
VpT2からVcsを減じた電圧となつてFET４は導
通を続ける。
「実施例」
本考案の一実施例を第１図に基づき説明する。
なお、第４図と同一部分は同一符号とする。
なお、第４図と同一部分は同一符号とする。
１は直流入力電源で、この電源１の正側から主
変圧器２の１次巻線３、主開閉素子としての
MOS型FET４のドレイン・ソースを経て電源１
の負側に結合されている。また、このFET４の
ソースはパルストランス９の２次巻線１３の負側
の端子に接続され、このパルストランス９の２次
巻線１３の正側の端子と前記FET４のゲートと
の間には、抵抗１４，抵抗１５とコンデンサ１６
の並列回路、第１整流器１７、抵抗３３が直列に
挿入されている。この第１整流器１７のカソード
と抵抗３３の結合点はトランジスタ１８のエミツ
タに結合され、このトランジスタ１８のコレクタ
はFET４のソースに結合され、ベースは第１整
流器１７のアノードに結合され、さらに、このト
ランジスタ１８のコレクタがアノードで、ベース
側がカソードとなるように第２整流器１９が挿入
されている。
変圧器２の１次巻線３、主開閉素子としての
MOS型FET４のドレイン・ソースを経て電源１
の負側に結合されている。また、このFET４の
ソースはパルストランス９の２次巻線１３の負側
の端子に接続され、このパルストランス９の２次
巻線１３の正側の端子と前記FET４のゲートと
の間には、抵抗１４，抵抗１５とコンデンサ１６
の並列回路、第１整流器１７、抵抗３３が直列に
挿入されている。この第１整流器１７のカソード
と抵抗３３の結合点はトランジスタ１８のエミツ
タに結合され、このトランジスタ１８のコレクタ
はFET４のソースに結合され、ベースは第１整
流器１７のアノードに結合され、さらに、このト
ランジスタ１８のコレクタがアノードで、ベース
側がカソードとなるように第２整流器１９が挿入
されている。
その他の構成は第４図と同様である。すなわ
ち、前記変圧器２の２次巻線５は、整流器６、転
流ダイオード２０を経、さらにリアクタ２１とコ
ンデンサ２２からなるろ波器７を介して出力端子
２３，２４に結合されている。この出力端子２
３，２４間には誤差検出抵抗２５，２６を介して
パルス巾制御用IC８（例えば商品名MB3759）が
結合されている。この電源用IC８の１番ピンは
前記抵抗２５，２６の結合点に、また、２番ピン
は14番ピンと端子２４間の抵抗２８，２９の結合
点にそれぞれ結合されている。
ち、前記変圧器２の２次巻線５は、整流器６、転
流ダイオード２０を経、さらにリアクタ２１とコ
ンデンサ２２からなるろ波器７を介して出力端子
２３，２４に結合されている。この出力端子２
３，２４間には誤差検出抵抗２５，２６を介して
パルス巾制御用IC８（例えば商品名MB3759）が
結合されている。この電源用IC８の１番ピンは
前記抵抗２５，２６の結合点に、また、２番ピン
は14番ピンと端子２４間の抵抗２８，２９の結合
点にそれぞれ結合されている。
前記主変圧器２には、さらに入力電圧Viと比
例した電圧（Vcc）を取出すための３次巻線３０
が設けられている。この３次巻線３０には、コン
デンサインプツトとして入力電圧を取出すための
ダイオード３１とコンデンサ３２が結合されてい
る。そして、ダイオード３１とコンデンサ３２の
結合点はVcc端子としてのIC８の12番ピンに結合
され、また３次巻線３０の他端は直接、出力端子
２４側へ結合されている。このIC８の８番ピン
と９番ピンおよび11番ピンと10番ピンは、内部の
トランジスタ１０，１１のコレクタとエミツタに
結合されており、これらのうち、８番ピンと11番
ピンは互いに短絡して前記パルストランス９の１
次巻線１２の一方の端子に結合され、９番ピンと
10番ピンは互いに短絡して出力端子２４側に結合
されている。
例した電圧（Vcc）を取出すための３次巻線３０
が設けられている。この３次巻線３０には、コン
デンサインプツトとして入力電圧を取出すための
ダイオード３１とコンデンサ３２が結合されてい
る。そして、ダイオード３１とコンデンサ３２の
結合点はVcc端子としてのIC８の12番ピンに結合
され、また３次巻線３０の他端は直接、出力端子
２４側へ結合されている。このIC８の８番ピン
と９番ピンおよび11番ピンと10番ピンは、内部の
トランジスタ１０，１１のコレクタとエミツタに
結合されており、これらのうち、８番ピンと11番
ピンは互いに短絡して前記パルストランス９の１
次巻線１２の一方の端子に結合され、９番ピンと
10番ピンは互いに短絡して出力端子２４側に結合
されている。
以上のような構成において、直流電源１の入力
電圧ViがFET４のオン、オフにより主変圧器２
の２次巻線５に交番電圧が発生し、これが整流器
６、ろ波器７、転流ダイオード２０等で整流、平
滑化され出力端子２３，２４に所定の直流出力電
圧が得られる。そして、この出力電圧は、IC８
の１，２番ピン間から入力し、この入力した電圧
と鋸歯状電圧とから所定の導通角のパルス信号が
得られる。そして、このパルス信号によりFET
４のオン、オフ時間が制御され、常に所定の電圧
となるように制御される。
電圧ViがFET４のオン、オフにより主変圧器２
の２次巻線５に交番電圧が発生し、これが整流器
６、ろ波器７、転流ダイオード２０等で整流、平
滑化され出力端子２３，２４に所定の直流出力電
圧が得られる。そして、この出力電圧は、IC８
の１，２番ピン間から入力し、この入力した電圧
と鋸歯状電圧とから所定の導通角のパルス信号が
得られる。そして、このパルス信号によりFET
４のオン、オフ時間が制御され、常に所定の電圧
となるように制御される。
第２図および第３図の波形図を用いて、入力電
圧Viが変化したときの動作を説明すると、第２
図は入力電圧Viが低い時、また、第３図は入力
電圧Viが高い時のそれぞれの波形図である。こ
れらの第２図と第３図において、Ａ，Ａ図は
FET４の印加電圧VDと通過電流IDを示し、また
Ｂ〜Ｇ図はそれに必要な各部の電圧、電流波形を
示している。
圧Viが変化したときの動作を説明すると、第２
図は入力電圧Viが低い時、また、第３図は入力
電圧Viが高い時のそれぞれの波形図である。こ
れらの第２図と第３図において、Ａ，Ａ図は
FET４の印加電圧VDと通過電流IDを示し、また
Ｂ〜Ｇ図はそれに必要な各部の電圧、電流波形を
示している。
まず、第２図によつてViが低いときの各部の
動作を説明する。
動作を説明する。
Ｂ図はIC８内のトランジスタ１０，１１の電
圧波形であり、時間T1−T2間が導通、T2−T3間
が不導通期間である。
圧波形であり、時間T1−T2間が導通、T2−T3間
が不導通期間である。
ViがＡのように低いものとすると、VccもＢの
ように低くなる。したがつて、導通のT1−T2間
において、Ｃ図に示すようにパルストランス９の
２次巻線１３に、低い出力電圧VpT2が得られる。
ように低くなる。したがつて、導通のT1−T2間
において、Ｃ図に示すようにパルストランス９の
２次巻線１３に、低い出力電圧VpT2が得られる。
不導通のT2−T3間においては、パルストラン
ス９のフライバツク電圧が第２整流器１９、コン
デンサ１６、抵抗１４の方向に還流し、かつこの
フライバツク電圧はコンデンサ１６に、第１図の
＋、−の方向に、Ｄ図のような特性をもつて充電
されることによつて拘束され、Ｃ図のように電圧
VpT2がパルストランス９の２次巻線１３にあら
われる。
ス９のフライバツク電圧が第２整流器１９、コン
デンサ１６、抵抗１４の方向に還流し、かつこの
フライバツク電圧はコンデンサ１６に、第１図の
＋、−の方向に、Ｄ図のような特性をもつて充電
されることによつて拘束され、Ｃ図のように電圧
VpT2がパルストランス９の２次巻線１３にあら
われる。
つまり、VpT2はＣ図のように、コンデンサ１
６のＤ図のような電圧Vcの充電特性とは逆に次
第にマイナス側に大きくなる。１次巻線１２側の
電圧は、Ｃを反転したＢのような電圧VQ1が次第
にプラス側に大きくなるいように発生する。しか
して、当然Ｃ図の電圧VpT2の正、負の電圧時間
積は等量である。
６のＤ図のような電圧Vcの充電特性とは逆に次
第にマイナス側に大きくなる。１次巻線１２側の
電圧は、Ｃを反転したＢのような電圧VQ1が次第
にプラス側に大きくなるいように発生する。しか
して、当然Ｃ図の電圧VpT2の正、負の電圧時間
積は等量である。
時間の経過に従いさらに詳しく説明する。
トランジスタ１０，１１のオンしたT1時にお
けるFET４のゲートへの印加電圧VGSは、当然
（VpT2＋Vc）となり、この高い電圧にて第１整流
器１７、抵抗３３を介してFET４のゲート・ソ
ース間容量（Ciss）が急速に充電され、Ｅ図のよ
うにVGSは急速に立上り、したがつてＡ図のIDと
VDｓの重なりは最小となり良好なターンオン特
性が得られる。
けるFET４のゲートへの印加電圧VGSは、当然
（VpT2＋Vc）となり、この高い電圧にて第１整流
器１７、抵抗３３を介してFET４のゲート・ソ
ース間容量（Ciss）が急速に充電され、Ｅ図のよ
うにVGSは急速に立上り、したがつてＡ図のIDと
VDｓの重なりは最小となり良好なターンオン特
性が得られる。
T′1に至りて前記ゲート・ソース間容量（Ciss）
の充電が完了するとコンデンサ１６に電圧Vcsが
残留し、VGSは、低い電圧VpT2に、プラスの残留
電圧Vcsを加えた電圧となり、FET４の導通は継
続する。なお、T1−T′1間はコンデンサ１６の放
電期間であるとともにFET４のゲート・ソース
間容量（Ciss）の充電期間である。また、前記コ
ンデンサ１６の電圧Vcsは、デユーテイ比が50％
より大のとき＋、小のとき−となるようにこのコ
ンデンサ１６の容量を設定する。
の充電が完了するとコンデンサ１６に電圧Vcsが
残留し、VGSは、低い電圧VpT2に、プラスの残留
電圧Vcsを加えた電圧となり、FET４の導通は継
続する。なお、T1−T′1間はコンデンサ１６の放
電期間であるとともにFET４のゲート・ソース
間容量（Ciss）の充電期間である。また、前記コ
ンデンサ１６の電圧Vcsは、デユーテイ比が50％
より大のとき＋、小のとき−となるようにこのコ
ンデンサ１６の容量を設定する。
つぎにT2時に至り、IC８のトランジスタ１０，
１１が遮断されると、パルストランス９の電圧は
反転し、この反転した電圧によつて第２整流器１
９を介してコンデンサ１６は第１図の＋、−の向
きに充電される。このとき、この充電電流により
第２整流器１９は短絡状態となり、したがつてト
ランジスタ１８は導通状態となるので、ゲート・
ソース間容量（Ciss）はＦ図のように、抵抗３３
とトランジスタ１８を介して急速に放電され、
VGSはＥのようにスレツシユホールド以下の電圧
となり、Ａ図の電流IDは急速に遮断され、FET４
には電圧VGSはが印加される。このようにして
FET４のターンオフもまた非常に効果的に行な
われる。
１１が遮断されると、パルストランス９の電圧は
反転し、この反転した電圧によつて第２整流器１
９を介してコンデンサ１６は第１図の＋、−の向
きに充電される。このとき、この充電電流により
第２整流器１９は短絡状態となり、したがつてト
ランジスタ１８は導通状態となるので、ゲート・
ソース間容量（Ciss）はＦ図のように、抵抗３３
とトランジスタ１８を介して急速に放電され、
VGSはＥのようにスレツシユホールド以下の電圧
となり、Ａ図の電流IDは急速に遮断され、FET４
には電圧VGSはが印加される。このようにして
FET４のターンオフもまた非常に効果的に行な
われる。
入力電圧Viが高く、導通角T1−T2が短かい第
３図の場合もその動作は、第２図と略同様である
が、Ｄ図に示したコンデンサ１６の電圧Vcの動
作がやや異なる。すなわちViが高いと、Vccも高
くなり、トランジスタ１０，１１のオン時の
VpT2も高くなる。また、導通しているT1−T2期
間が短いとき（デユーテイ比が50％より小のと
き）は、当然、この間にパルストランス９に蓄積
される電磁エネルギーは小さくピーク電圧Vcpも
小さくなる。結果としてT1−T2間にコンデンサ
１６は逆の方向に充電され、マイナスの電圧Vcs
が出現する。そのため、T1−T2の導通期間中の
VGSは高い電圧VpT2からVcsを減じた電圧となり、
供給電圧VpT2より低い値となる。
３図の場合もその動作は、第２図と略同様である
が、Ｄ図に示したコンデンサ１６の電圧Vcの動
作がやや異なる。すなわちViが高いと、Vccも高
くなり、トランジスタ１０，１１のオン時の
VpT2も高くなる。また、導通しているT1−T2期
間が短いとき（デユーテイ比が50％より小のと
き）は、当然、この間にパルストランス９に蓄積
される電磁エネルギーは小さくピーク電圧Vcpも
小さくなる。結果としてT1−T2間にコンデンサ
１６は逆の方向に充電され、マイナスの電圧Vcs
が出現する。そのため、T1−T2の導通期間中の
VGSは高い電圧VpT2からVcsを減じた電圧となり、
供給電圧VpT2より低い値となる。
「考案の効果」
本考案は、以上のような構成としたので、以下
の効果を有する。
の効果を有する。
(1) 入力電圧Viが低い時はVccも当然低くなる
が、Vcsが加算されて必要なVGSを保証し、ま
た、入力電圧Viが高くVcc，VpT2が必要に高
い時はVcsにてVGSを低く押えることができる。
このように入力電圧Viの変化に略無関係にVGS
をほぼ一定に保つこととなる。したがつて、
FETが設定時間より以前にオンするというよ
うな誤動作がなくなる。
が、Vcsが加算されて必要なVGSを保証し、ま
た、入力電圧Viが高くVcc，VpT2が必要に高
い時はVcsにてVGSを低く押えることができる。
このように入力電圧Viの変化に略無関係にVGS
をほぼ一定に保つこととなる。したがつて、
FETが設定時間より以前にオンするというよ
うな誤動作がなくなる。
(2) IC内のトランジスタの電圧も、入力電圧Vi
の高いときには低く押えることが可能となる。
の高いときには低く押えることが可能となる。
(3) 大巾なViの変化に対してVccを一定にする装
置を不必要として、極めて有効に動作するもの
である。
置を不必要として、極めて有効に動作するもの
である。
(4) パルストランスのインダクタに蓄積したエネ
ルギーは、つぎのサイクルで有効利用でき、無
駄に電力を消費することがない。
ルギーは、つぎのサイクルで有効利用でき、無
駄に電力を消費することがない。
第１図は本考案による電界効果トランジスタの
ゲート回路の一実施例を示す電気回路図、第２図
は入力電圧が低いときの各部の波形図、第３図は
入力電圧が高いときの各部の波形図、第４図は従
来のゲート回路図、第５図は従来回路における各
部の波形図である。 １……直流入力電源、２……変圧器、４……
FET、８……パルス巾制御用IC、９……パルス
トランス、１２……１次巻線、１３……２次巻
線、１４，１５，３３……抵抗、１６……コンデ
ンサ、１７……第１整流器、１８……トランジス
タ、１９……第２整流器。
ゲート回路の一実施例を示す電気回路図、第２図
は入力電圧が低いときの各部の波形図、第３図は
入力電圧が高いときの各部の波形図、第４図は従
来のゲート回路図、第５図は従来回路における各
部の波形図である。 １……直流入力電源、２……変圧器、４……
FET、８……パルス巾制御用IC、９……パルス
トランス、１２……１次巻線、１３……２次巻
線、１４，１５，３３……抵抗、１６……コンデ
ンサ、１７……第１整流器、１８……トランジス
タ、１９……第２整流器。
Claims (1)
- 直流入力電圧Viに比例した電圧を、パルスト
ランス９の１次巻線１２とパルス巾制御用IC８
のスイツチング素子１０，１１との直列回路に印
加して、このスイツチング素子１０，１１による
デユーテイ比の制御によりパルストランス９の２
次巻線１３に結合された電界効果トランジスタ４
を開閉制御してなるフオワードコンバータ回路に
おいて、前記電界効果トランジスタ４のゲートＧ
とパルストランス９の２次巻線１３の正側との間
に、コンデンサ１６と第１整流器１７と抵抗３３
とを直列に挿入し、前記第１整流器１７と抵抗３
３の接続点と電界効果トランジスタ４のソースと
の間にトランジスタ１８を挿入し、前記パルスト
ランス９の２次巻線１３の負側と、前記コンデン
サ１６と第１整流器１７の結合点との間に第２整
流器１９を結合し、この第２整流器１９のカソー
ドと前記トランジスタ１８のベースとを結合して
なることを特徴とする電界効果トランジスタのゲ
ート制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985088351U JPH0450662Y2 (ja) | 1985-06-12 | 1985-06-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985088351U JPH0450662Y2 (ja) | 1985-06-12 | 1985-06-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61206327U JPS61206327U (ja) | 1986-12-26 |
| JPH0450662Y2 true JPH0450662Y2 (ja) | 1992-11-30 |
Family
ID=30641402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985088351U Expired JPH0450662Y2 (ja) | 1985-06-12 | 1985-06-12 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0450662Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4830408B2 (ja) * | 2005-09-01 | 2011-12-07 | 富士電機株式会社 | 電力変換装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206944A (en) * | 1981-06-15 | 1982-12-18 | Matsushita Electric Works Ltd | Driving circuit for switching element |
| JPS586440U (ja) * | 1981-07-03 | 1983-01-17 | ボルテツク株式会社 | Ｍｏｓｆｅｔ駆動回路 |
-
1985
- 1985-06-12 JP JP1985088351U patent/JPH0450662Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61206327U (ja) | 1986-12-26 |
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