JPH0453081Y2 - - Google Patents
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- JPH0453081Y2 JPH0453081Y2 JP2426486U JP2426486U JPH0453081Y2 JP H0453081 Y2 JPH0453081 Y2 JP H0453081Y2 JP 2426486 U JP2426486 U JP 2426486U JP 2426486 U JP2426486 U JP 2426486U JP H0453081 Y2 JPH0453081 Y2 JP H0453081Y2
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- Japan
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- circuit
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- 238000004891 communication Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 3
- 238000012544 monitoring process Methods 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、パリテイ・チエツク方式による誤り
監視機能を有するデータ通信装置において使用す
るパリテイ誤り計数回路に関するものである。
監視機能を有するデータ通信装置において使用す
るパリテイ誤り計数回路に関するものである。
従来のパリテイ誤り計数回路では、計数時間を
決定するためのタイマー回路の出力は、装置内の
クロツクに対して非同期であり、計数回路のリセ
ツト・パルスの位置は、誤りパルスの位置に対し
て不確定であつた。
決定するためのタイマー回路の出力は、装置内の
クロツクに対して非同期であり、計数回路のリセ
ツト・パルスの位置は、誤りパルスの位置に対し
て不確定であつた。
第３図は、従来例を示す。また、第４図は従来
回路のタイム・チヤートの一例である。３０１は
周波数1のクロツク、３０２はN1＝４としたと
きの周波数2のクロツク、３０７のOR回路２０
４の出力である。
回路のタイム・チヤートの一例である。３０１は
周波数1のクロツク、３０２はN1＝４としたと
きの周波数2のクロツク、３０７のOR回路２０
４の出力である。
パリテイ計数結果とパリテイ情報が一致してい
るときは、EX−OR回路２０２の出力が、“０”
となるため、フリツプ・フロツプ２０３の出力は
“１”となり、OR回路２０４の出力は“１”に
固定される。
るときは、EX−OR回路２０２の出力が、“０”
となるため、フリツプ・フロツプ２０３の出力は
“１”となり、OR回路２０４の出力は“１”に
固定される。
パリテイに誤りがあるとEX−OR回路２０２
の出力は“１”になり、フリツプ・フロツプ２０
３の出力は“０”になるため、OR回路２０４
は、1／２の幅で“０”の誤りパルスを出力す
る。今、出力３０７に図示の誤りパルスが出力さ
れたとする。このとき、タイマー回路２０６の出
力３０３が図のように立上る状態になつていたと
すると、フリツプ・フロツプ２０７，２０８の出
力３０４，３０５は図示のようになり、その結果
出力３０６にリセツト・パルスが出る。このと
き、出力３０７の誤りパルスの立上りにリセツ
ト・パレスが重なつてしまうため、この誤りパル
スは計数されなくなつてしまう。
の出力は“１”になり、フリツプ・フロツプ２０
３の出力は“０”になるため、OR回路２０４
は、1／２の幅で“０”の誤りパルスを出力す
る。今、出力３０７に図示の誤りパルスが出力さ
れたとする。このとき、タイマー回路２０６の出
力３０３が図のように立上る状態になつていたと
すると、フリツプ・フロツプ２０７，２０８の出
力３０４，３０５は図示のようになり、その結果
出力３０６にリセツト・パルスが出る。このと
き、出力３０７の誤りパルスの立上りにリセツ
ト・パレスが重なつてしまうため、この誤りパル
スは計数されなくなつてしまう。
上述した従来のパリテイ誤り計数回路では、計
数回路のリセツト・パルスの位置が誤りパルスの
位置に対して不確定であるために、リセツト・パ
ルスが誤りパルスの立上りと重なつてしまつた場
合には、計数回路が誤りパルスを１個計数し損な
つてしまうという欠点がある。
数回路のリセツト・パルスの位置が誤りパルスの
位置に対して不確定であるために、リセツト・パ
ルスが誤りパルスの立上りと重なつてしまつた場
合には、計数回路が誤りパルスを１個計数し損な
つてしまうという欠点がある。
本考案のパリテイ誤り計数回路は、フリツプ・
フロツプによりタイマー回路の出力を装置内の周
波数1のクロツクに同期させることにより、リセ
ツト・パルスの位置を誤りパルスの立上り位置に
対して重ならないように定めることができ、如何
なる位置に誤りパルスが出ても確実に誤りを計数
できるようにすることができる。
フロツプによりタイマー回路の出力を装置内の周
波数1のクロツクに同期させることにより、リセ
ツト・パルスの位置を誤りパルスの立上り位置に
対して重ならないように定めることができ、如何
なる位置に誤りパルスが出ても確実に誤りを計数
できるようにすることができる。
次に、本考案について図面に基づき説明する。
第１図に本考案の実施例を示す。本実施例は、
パリテイ計数回路１０１と、パリテイ計数結果
と、パリテイ情報入力端子１１４に伝送されてき
たパリテイ情報とからパリテイ・チエツクを行な
うための排他的論理和（以下、EX−ORと略す）
回路１０２と、パリテイ・チエツク結果を１フレ
ーム長（（周波数1）まで引きのばすためのフリ
ツプ・フロツプ１０３と、パリテイ誤り発生時に
1／２の幅の誤りパルスを発生させるためのOR
回路１０４と、誤りパルスの数を計数し、ある一
定以上の誤りが発生したときにパルスを出力する
計数回路１０５と、計数時間を決定するためのタ
イマー回路１０６と、タイマー出力を装置内の周
波数1なるクロツクに同期させるためのフリツ
プ・フロツプ１０７と、このフリツプ・フロツプ
の出力と周波数2（2N1，1，N1≧３）のクロツ
クとから2の幅のリセツトパルスを作るためのフ
リツプ・フロツプ１０８，１０９及びNAND回
路１１０と、信号伝送速度と等しい周波数0のク
ロツクから周波数1，2のクロツクを得るための
分周回路１１１，１１２とから構成される。
パリテイ計数回路１０１と、パリテイ計数結果
と、パリテイ情報入力端子１１４に伝送されてき
たパリテイ情報とからパリテイ・チエツクを行な
うための排他的論理和（以下、EX−ORと略す）
回路１０２と、パリテイ・チエツク結果を１フレ
ーム長（（周波数1）まで引きのばすためのフリ
ツプ・フロツプ１０３と、パリテイ誤り発生時に
1／２の幅の誤りパルスを発生させるためのOR
回路１０４と、誤りパルスの数を計数し、ある一
定以上の誤りが発生したときにパルスを出力する
計数回路１０５と、計数時間を決定するためのタ
イマー回路１０６と、タイマー出力を装置内の周
波数1なるクロツクに同期させるためのフリツ
プ・フロツプ１０７と、このフリツプ・フロツプ
の出力と周波数2（2N1，1，N1≧３）のクロツ
クとから2の幅のリセツトパルスを作るためのフ
リツプ・フロツプ１０８，１０９及びNAND回
路１１０と、信号伝送速度と等しい周波数0のク
ロツクから周波数1，2のクロツクを得るための
分周回路１１１，１１２とから構成される。
第２図は第１図の例の動作を示すタイムチヤー
トである。４０１は周波数1のクロツク、４０２
はN1＝４としたときの周波数2のクロツク、４
０８はOR回路１０４の出力である。今、出力４
０８に図に示す誤りパルスが出力されたとする。
このとき、タイマー回路１０６の出力４０３が図
に示すように立上る状態になつていたとする。す
ると、フリツプ・フロツプ１０７によつて、タイ
マー回路１０６の出力４０４は図に示すように、
周波数1のクロツクの立上り一致させられる。こ
のため、フリツプ・フロツプ１０８，１０９の出
力４０５，４０６は図のようになり、リセツト・
パルスは出力４０７に図の位置に出る。このため
誤りパルスは計数されなくなることはない。タイ
マー回路１０６の出力がどの位置で立上つても、
フリツプ・フロツプ１０７によつて立上りは必ず
周波数1のクロツクの立上りに一致させられるた
めにリセツト・パルスの位置と周波数1のクロツ
クの位置は必ずクロツク４０１と出力４０７で示
される関係になる。また、誤りパルスは必ず周波
数1のクロツクの“０”の位置で出るため、リセ
ツト・パルスと誤りパルスの位置は、必ず出力４
０７と出力４０８の図で示される位置関係にな
る。このため、タイマー回路１０６の出力の立上
りがどこにあつても、リセツトパルスと誤りパル
スの立上りが重なることはないため、全ての誤り
パルスを確実に計数することができる。
トである。４０１は周波数1のクロツク、４０２
はN1＝４としたときの周波数2のクロツク、４
０８はOR回路１０４の出力である。今、出力４
０８に図に示す誤りパルスが出力されたとする。
このとき、タイマー回路１０６の出力４０３が図
に示すように立上る状態になつていたとする。す
ると、フリツプ・フロツプ１０７によつて、タイ
マー回路１０６の出力４０４は図に示すように、
周波数1のクロツクの立上り一致させられる。こ
のため、フリツプ・フロツプ１０８，１０９の出
力４０５，４０６は図のようになり、リセツト・
パルスは出力４０７に図の位置に出る。このため
誤りパルスは計数されなくなることはない。タイ
マー回路１０６の出力がどの位置で立上つても、
フリツプ・フロツプ１０７によつて立上りは必ず
周波数1のクロツクの立上りに一致させられるた
めにリセツト・パルスの位置と周波数1のクロツ
クの位置は必ずクロツク４０１と出力４０７で示
される関係になる。また、誤りパルスは必ず周波
数1のクロツクの“０”の位置で出るため、リセ
ツト・パルスと誤りパルスの位置は、必ず出力４
０７と出力４０８の図で示される位置関係にな
る。このため、タイマー回路１０６の出力の立上
りがどこにあつても、リセツトパルスと誤りパル
スの立上りが重なることはないため、全ての誤り
パルスを確実に計数することができる。
以上説明したように、本考案は、パリテイ誤り
計数時間を決定するタイマー回路の出力をフリツ
プ・フロツプにより装置内のフレーム周期に等し
い周波数1のクロツクに同期させることにより、
計数回路のリセツト・パルスの位置を誤りパルス
の立上り位置に重ならないように定めることがで
き、如何なる位置に誤りパルスが出ても確実に計
数することができるパリテイ誤り計数回路を実現
することができる。
計数時間を決定するタイマー回路の出力をフリツ
プ・フロツプにより装置内のフレーム周期に等し
い周波数1のクロツクに同期させることにより、
計数回路のリセツト・パルスの位置を誤りパルス
の立上り位置に重ならないように定めることがで
き、如何なる位置に誤りパルスが出ても確実に計
数することができるパリテイ誤り計数回路を実現
することができる。
第１図は本考案の一実施例のブロツク図、第２
図は第１図の動作を示すタイミングチヤート、第
３図は従来例のブロツク図、第４図は第３図の動
作を示すタイミングチヤートである。 １０１……パリテイ計数回路、１０２……排他
的論理和回路、１０３……フリツプ・フロツプ、
１０４……OR回路、１０５……計数回路、１０
６……タイマー回路、１０７〜１０９……フリツ
プ・フロツプ、１１０……NAND回路、１１１
……N2分周回路、１１２……N1分周回路、１１
３……信号入力端子、１１４……パリテイ情報入
力端子、１１５……周波数0クロツク入力端子、
１１６……計数回路からのパルス出力端子、４０
１……周波数1のクロツク、４０２……周波数2
のクロツク、４０３……タイマー回路１０６の出
力、４０４……フリツプ・フロツプ１０７の出
力、４０５……フリツプ・フロツプ１０８の出
力、４０６……フリツプ・フロツプ１０９の出
力、４０７……NAND回路１１０の出力、４０
８……OR回路１０４の出力。
図は第１図の動作を示すタイミングチヤート、第
３図は従来例のブロツク図、第４図は第３図の動
作を示すタイミングチヤートである。 １０１……パリテイ計数回路、１０２……排他
的論理和回路、１０３……フリツプ・フロツプ、
１０４……OR回路、１０５……計数回路、１０
６……タイマー回路、１０７〜１０９……フリツ
プ・フロツプ、１１０……NAND回路、１１１
……N2分周回路、１１２……N1分周回路、１１
３……信号入力端子、１１４……パリテイ情報入
力端子、１１５……周波数0クロツク入力端子、
１１６……計数回路からのパルス出力端子、４０
１……周波数1のクロツク、４０２……周波数2
のクロツク、４０３……タイマー回路１０６の出
力、４０４……フリツプ・フロツプ１０７の出
力、４０５……フリツプ・フロツプ１０８の出
力、４０６……フリツプ・フロツプ１０９の出
力、４０７……NAND回路１１０の出力、４０
８……OR回路１０４の出力。
Claims (1)
- パリテイ・チエツク方式による誤り監視機能を
有するデータ通信装置から伝送されてきたパリテ
イ情報とパリテイ計数結果とからパリテイ・チエ
ツクを行なうための排他的論理和回路と、前記パ
リテイ・チエツク結果を１フレーム長（周波数
1）まで引きのばすための第１のフリツプ・フロ
ツプと、パリテイ誤り発生時に1／２の幅の誤り
パルスを発生させるOR回路と、誤りパルスの数
を計数する計数回路と、計数時間を決定するタイ
マー回路と、前記タイマー回路の出力を装置内の
周波数1なるクロツクに同期させる第２のフリツ
プ・フロツプと、このフリツプ・フロツプの出力
と前記周波数1のクロツクに同期した周波数2
（2≧31）のクロツクとから、2の幅のリセツ
ト・パルスを作る第３、第４のフリツプ・フリツ
プ及びNAND回路とを具備するパリテイ誤り計
数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2426486U JPH0453081Y2 (ja) | 1986-02-20 | 1986-02-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2426486U JPH0453081Y2 (ja) | 1986-02-20 | 1986-02-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62139155U JPS62139155U (ja) | 1987-09-02 |
| JPH0453081Y2 true JPH0453081Y2 (ja) | 1992-12-14 |
Family
ID=30823335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2426486U Expired JPH0453081Y2 (ja) | 1986-02-20 | 1986-02-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453081Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH089940Y2 (ja) * | 1988-02-24 | 1996-03-21 | 日本ビクター株式会社 | ディジタル信号復号器 |
-
1986
- 1986-02-20 JP JP2426486U patent/JPH0453081Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62139155U (ja) | 1987-09-02 |
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