JPH0454388B2 - - Google Patents
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- JPH0454388B2 JPH0454388B2 JP56503472A JP50347281A JPH0454388B2 JP H0454388 B2 JPH0454388 B2 JP H0454388B2 JP 56503472 A JP56503472 A JP 56503472A JP 50347281 A JP50347281 A JP 50347281A JP H0454388 B2 JPH0454388 B2 JP H0454388B2
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- polysilicon
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- gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
- H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
- H10P32/141—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers the applied layer comprising oxides only
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
- H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/20—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
請求の範囲
１ ｎ型半導体材料の基体１０上に形成されたｐ
型井戸１１内の第１の能動領域１４と前記基体１
０内に形成されたｎ型の第２の能動領域１５から
成り、前記の両能動領域上に形成される比較的薄
い２酸化シリコン層１３を有するCMOS型集積
回路を形成する方法であつて、 前記第１の能動領域１４上に第１のポリシリコ
ン・ゲート１８を、前記第２の能動領域１５上に
ポリシリコン層２０を同時に形成し、 前記第１の能動領域１４の上面を包囲し前記第
２の能動領域１５のゲート領域を画するｎ型不純
物を含むマスク２３を形成し、 前記第２の能動領域１５の前記ポリシリコン層
２０を前記マスク２３により画された第２のポリ
シリコン・ゲート２４に形成し、 前記マスク２３によつて前記第２の能動領域１
５に画されたソース及びドレイン２５，２６の領
域中にｐ型不純物を注入してｐチヤンネルを形成
し、 前記第１の能動領域１４の前記第１のポリシリ
コン・ゲート１８によつて画されたソース及びド
レイン２７，１８の領域中に前記マスク２３から
ｎ型不純物を拡散することによりｎチヤンネルを
形成し、 上記各工程により、前記第１及び第２の能動領
域１４，１５の各々に自己整合されたソースとド
レイン、及びｎ型不純物がドープされたポリシリ
コン・ゲート１８，２４を形成する集積回路形成
方法。
型井戸１１内の第１の能動領域１４と前記基体１
０内に形成されたｎ型の第２の能動領域１５から
成り、前記の両能動領域上に形成される比較的薄
い２酸化シリコン層１３を有するCMOS型集積
回路を形成する方法であつて、 前記第１の能動領域１４上に第１のポリシリコ
ン・ゲート１８を、前記第２の能動領域１５上に
ポリシリコン層２０を同時に形成し、 前記第１の能動領域１４の上面を包囲し前記第
２の能動領域１５のゲート領域を画するｎ型不純
物を含むマスク２３を形成し、 前記第２の能動領域１５の前記ポリシリコン層
２０を前記マスク２３により画された第２のポリ
シリコン・ゲート２４に形成し、 前記マスク２３によつて前記第２の能動領域１
５に画されたソース及びドレイン２５，２６の領
域中にｐ型不純物を注入してｐチヤンネルを形成
し、 前記第１の能動領域１４の前記第１のポリシリ
コン・ゲート１８によつて画されたソース及びド
レイン２７，１８の領域中に前記マスク２３から
ｎ型不純物を拡散することによりｎチヤンネルを
形成し、 上記各工程により、前記第１及び第２の能動領
域１４，１５の各々に自己整合されたソースとド
レイン、及びｎ型不純物がドープされたポリシリ
コン・ゲート１８，２４を形成する集積回路形成
方法。
技術分野
この発明は、夫々第１及び第２の導電性の第１
及び第２の能動領域を持つ半導体材料の本体を提
供し、前記能動領域の上に二酸化シリコン・ゲー
ト絶縁層を設け、前記ゲート絶縁層の上にドウピ
ングして同一導電型を持つ第１及び第２のドープ
ド・ポリシリコン・ゲートを設ける各工程を含む
ようにした集積回路の形成方法に関する。
及び第２の能動領域を持つ半導体材料の本体を提
供し、前記能動領域の上に二酸化シリコン・ゲー
ト絶縁層を設け、前記ゲート絶縁層の上にドウピ
ングして同一導電型を持つ第１及び第２のドープ
ド・ポリシリコン・ゲートを設ける各工程を含む
ようにした集積回路の形成方法に関する。
背景技術
この種の方法は、ポリシリコン・ゲートを持つ
CMOS集積回路装置の製造方法を開示している
米国特許明細書第4209797号から知ることができ
る。この既知の方法によると、半導体基板はｐ型
及びｎ型井戸が与えられる。ドープドｎ型（又は
ｐ型）ポリシリコン層が、ゲート絶縁層の上に形
成される。酸化物層は該ポリシリコン層の上に形
成されて後、ゲート領域に対応する部分を除いて
除去される。次に、残されている酸化物層の下の
部分を除き、ポリシリコン層のそれ以外の部分が
プラズマ・エツチングで除去される。次に、多結
晶（ポリシリコン）層が残されいる部分を除き、
その下にあるゲート絶縁物層が除去される。その
次に、ホスホシリケート（Phosphosilicate）ガ
ラス（PSG）層及び酸化物被膜が上記で形成さ
れた半導体構造の全表面の上に形成される。この
PSG及び酸化物被膜はｐ型井戸の上の部分を除
いて除去される。そこで、ｎ型井戸の中にボロン
を拡散してｐ型ソース及びドレインを形成し、同
時にPSG層からｎ型井戸の中に燐を拡散して、
ｎ型ソース及びドレインを形成する。
CMOS集積回路装置の製造方法を開示している
米国特許明細書第4209797号から知ることができ
る。この既知の方法によると、半導体基板はｐ型
及びｎ型井戸が与えられる。ドープドｎ型（又は
ｐ型）ポリシリコン層が、ゲート絶縁層の上に形
成される。酸化物層は該ポリシリコン層の上に形
成されて後、ゲート領域に対応する部分を除いて
除去される。次に、残されている酸化物層の下の
部分を除き、ポリシリコン層のそれ以外の部分が
プラズマ・エツチングで除去される。次に、多結
晶（ポリシリコン）層が残されいる部分を除き、
その下にあるゲート絶縁物層が除去される。その
次に、ホスホシリケート（Phosphosilicate）ガ
ラス（PSG）層及び酸化物被膜が上記で形成さ
れた半導体構造の全表面の上に形成される。この
PSG及び酸化物被膜はｐ型井戸の上の部分を除
いて除去される。そこで、ｎ型井戸の中にボロン
を拡散してｐ型ソース及びドレインを形成し、同
時にPSG層からｎ型井戸の中に燐を拡散して、
ｎ型ソース及びドレインを形成する。
以上で、既知の方法は、ポリシリコン・ゲート
がすべて同一導電型であるという利点を持つとい
うことがわかつた。又、この既知方法は予めドー
プされたポリシリコンを利用してゲートを形成す
るということもわかつた。しかし、そのような予
めドープされたポリシリコンはエツチングの制御
及び精密なゲートの郭成に乗りにくいものであ
る。故に、その既知の方法はポリシリコン・ゲー
トの精密なゲート郭成のためのエツチングの制御
が困難であるという欠点を有する。
がすべて同一導電型であるという利点を持つとい
うことがわかつた。又、この既知方法は予めドー
プされたポリシリコンを利用してゲートを形成す
るということもわかつた。しかし、そのような予
めドープされたポリシリコンはエツチングの制御
及び精密なゲートの郭成に乗りにくいものであ
る。故に、その既知の方法はポリシリコン・ゲー
トの精密なゲート郭成のためのエツチングの制御
が困難であるという欠点を有する。
発明の開示
この発明の目的は、上記の欠点を解消しうるよ
うにした集積回路の形成方法を提供することであ
る。
うにした集積回路の形成方法を提供することであ
る。
従つて、この発明による方法は第１の能動領域
の上に第１のポリシリコン・ゲートを形成し及び
第２の能動領域の上にポリシリコン層を形成し、
該構造体の上に第２の導電型の不純物を含むマス
クを形成して前記第１の能動領域の側部を取囲み
及び前記第２の能動領域のゲート領域を郭成し、
前記第２の能動領域の前記ポリシリコン層を前記
マスクによつて郭成された第２のポリシリコン・
ゲートに形成し、前記マスクによつて前記第２の
能動領域に郭成されたソース及びドレイン領域に
第１の導電型不純物を注入し、前記マスクから前
記第１のポリシリコン・ゲートによつて前記第１
の能動領域に郭成されたソース及びドレイン領域
に及び前記ポリシリコン・ゲートに対して第２の
導電型不純物を拡散する各工程を含み、注入と拡
散の組合わせによつて前記第１及び第２の能動領
域と前記ドープされたポリシリコン・ゲートの
各々に自己整合ソース及びドレインを形成するよ
うにした集積回路の形成方法である。
の上に第１のポリシリコン・ゲートを形成し及び
第２の能動領域の上にポリシリコン層を形成し、
該構造体の上に第２の導電型の不純物を含むマス
クを形成して前記第１の能動領域の側部を取囲み
及び前記第２の能動領域のゲート領域を郭成し、
前記第２の能動領域の前記ポリシリコン層を前記
マスクによつて郭成された第２のポリシリコン・
ゲートに形成し、前記マスクによつて前記第２の
能動領域に郭成されたソース及びドレイン領域に
第１の導電型不純物を注入し、前記マスクから前
記第１のポリシリコン・ゲートによつて前記第１
の能動領域に郭成されたソース及びドレイン領域
に及び前記ポリシリコン・ゲートに対して第２の
導電型不純物を拡散する各工程を含み、注入と拡
散の組合わせによつて前記第１及び第２の能動領
域と前記ドープされたポリシリコン・ゲートの
各々に自己整合ソース及びドレインを形成するよ
うにした集積回路の形成方法である。
この発明の方法によるいと、ポリシリコンはド
ーピングの前にエツチングされるため、そのエツ
チングは容易となつて、上記の欠点を解消するこ
とができる。その上、実行するべきマスク工程の
回数が非常に少いため、ゲートはソース及びドレ
インと正確に自己整合することができる。
ーピングの前にエツチングされるため、そのエツ
チングは容易となつて、上記の欠点を解消するこ
とができる。その上、実行するべきマスク工程の
回数が非常に少いため、ゲートはソース及びドレ
インと正確に自己整合することができる。
更に、この発明の特徴は、第１の導電型はｐ型
であり、第２の導電型はｎ型であるというこであ
る。それ故、マスクはｐ型不純物を含む。これ
は、もしポリシリコン・ゲート電極がｐ型不純物
（典型的にはボロン）でドープされるならば、ボ
ロンの浸透と称する現象が起こるという利点を有
する。薄いゲート絶縁物はｐ型ドープド・ポリシ
リコンから該絶縁物を通して基板のチヤンネル領
域にボロンを拡散することを可能にする。この制
御されないｐ型チヤンネル・ドーピングはｐチヤ
ンネル・トランジスタ・しきい値電圧を下げ、ｎ
チヤンネルしきい値電圧を上げる。そのため、ボ
ロンp+ゲートは浸透を防止するためには相当厚
いゲート絶縁物を必要とし、従つて、厚い絶縁物
は装置の動作速度を遅くする。それに反し、ｎ型
ドープド・ポリシリコンは薄いゲート絶縁物の使
用を可能にするだけでなく、p+ポリシリコン・
ゲートによつて可能にされるより高い利得及び低
いしきい値電圧を有するFETを可能にする。
であり、第２の導電型はｎ型であるというこであ
る。それ故、マスクはｐ型不純物を含む。これ
は、もしポリシリコン・ゲート電極がｐ型不純物
（典型的にはボロン）でドープされるならば、ボ
ロンの浸透と称する現象が起こるという利点を有
する。薄いゲート絶縁物はｐ型ドープド・ポリシ
リコンから該絶縁物を通して基板のチヤンネル領
域にボロンを拡散することを可能にする。この制
御されないｐ型チヤンネル・ドーピングはｐチヤ
ンネル・トランジスタ・しきい値電圧を下げ、ｎ
チヤンネルしきい値電圧を上げる。そのため、ボ
ロンp+ゲートは浸透を防止するためには相当厚
いゲート絶縁物を必要とし、従つて、厚い絶縁物
は装置の動作速度を遅くする。それに反し、ｎ型
ドープド・ポリシリコンは薄いゲート絶縁物の使
用を可能にするだけでなく、p+ポリシリコン・
ゲートによつて可能にされるより高い利得及び低
いしきい値電圧を有するFETを可能にする。
図面の説明
次に、添付図面を参照してその例により、この
発明の実施例を説明する。
発明の実施例を説明する。
第１図は、この発明に使用される酸化物絶縁及
びCMOSp井戸方法を表わす横断面図である。
びCMOSp井戸方法を表わす横断面図である。
第２図乃至第７図は、この発明を使用して
CMOS装置の形成に用いられる種々の工程を例
示する横断面図である。
CMOS装置の形成に用いられる種々の工程を例
示する横断面図である。
第３Ａ図は、第３図の平面図である。
第４Ａ図は、代替実施例の横断面図を表わす。
第５Ａ図は、第５図の平面図である。
第８図は、最終装置の横断面図を表わす。
発明を実施するための最良の形態
第１図乃至第８図には、この発明による製造方
法の連続工程が詳細に例示してある。以下説明す
る工程はこの発明による方法を実施するための一
方式を例示するものである。更に、ここに説明す
る製造方法の個々の各種工程実施する方法は公知
のものであり、多数の異なる方法で行うことがで
き、それらは普通の技術者が容易に理解しうるも
のである。
法の連続工程が詳細に例示してある。以下説明す
る工程はこの発明による方法を実施するための一
方式を例示するものである。更に、ここに説明す
る製造方法の個々の各種工程実施する方法は公知
のものであり、多数の異なる方法で行うことがで
き、それらは普通の技術者が容易に理解しうるも
のである。
第１図は、半導体基板１０の表面に隣り合うよ
うに形成された井戸領域１１を持つ該基板１０の
一部を表わす。隣り合う装置間の電気絶縁は、１
時間乃至20時間、高温（典型的には900℃乃至
1200℃の範囲で）下で従来のシリコン選択酸化
（LOCOS）法を使用して成長した厚い二酸化シリ
コン領域１２によつて達成される。そのようにし
て形成された領域１２の厚さの範囲は典型的には
10000〜20000オングストローム（１〜２ミクロ
ン）である。該井戸に希望する型の不純物を注入
し、それに続き適当な深さまで不純物を拡散して
後、相当薄い二酸化シリコン層１３を能動領域１
４，１５の上に成長させる。該酸化層１３は温度
700〜1000℃において１乃至４時間ドライ酸素気
中の従来の方法で成長させる。この方法で成長さ
せた薄い酸化層の厚さは300乃至1200オングスト
ローム（0.03〜0.12ミクロン）の範囲である。こ
の実施例では、該井戸１１はｐ型であつて、ｎ型
基板１０に形成される。これは単にこの発明の原
理を実施しうる種類の装置の製造の模範例であつ
て、ｐ型基板にｎ型の井戸を持つCMOS装置を
製造しうることも容易に理解することができる。
更に、ここに示す厚さ及びその他の寸法等は例示
を明快にするために選ばれたものであつて、限定
の意味に解釈するべきではない。その寸法はその
装置を使用しようとする動作環境に従つて小さく
も大きくもすることができる。この点について、
今、微小電子技術の達成目標は小寸法化、実装密
度の増大化及び実行性能の改良の方向に向つてい
るということを指摘しておく。
うに形成された井戸領域１１を持つ該基板１０の
一部を表わす。隣り合う装置間の電気絶縁は、１
時間乃至20時間、高温（典型的には900℃乃至
1200℃の範囲で）下で従来のシリコン選択酸化
（LOCOS）法を使用して成長した厚い二酸化シリ
コン領域１２によつて達成される。そのようにし
て形成された領域１２の厚さの範囲は典型的には
10000〜20000オングストローム（１〜２ミクロ
ン）である。該井戸に希望する型の不純物を注入
し、それに続き適当な深さまで不純物を拡散して
後、相当薄い二酸化シリコン層１３を能動領域１
４，１５の上に成長させる。該酸化層１３は温度
700〜1000℃において１乃至４時間ドライ酸素気
中の従来の方法で成長させる。この方法で成長さ
せた薄い酸化層の厚さは300乃至1200オングスト
ローム（0.03〜0.12ミクロン）の範囲である。こ
の実施例では、該井戸１１はｐ型であつて、ｎ型
基板１０に形成される。これは単にこの発明の原
理を実施しうる種類の装置の製造の模範例であつ
て、ｐ型基板にｎ型の井戸を持つCMOS装置を
製造しうることも容易に理解することができる。
更に、ここに示す厚さ及びその他の寸法等は例示
を明快にするために選ばれたものであつて、限定
の意味に解釈するべきではない。その寸法はその
装置を使用しようとする動作環境に従つて小さく
も大きくもすることができる。この点について、
今、微小電子技術の達成目標は小寸法化、実装密
度の増大化及び実行性能の改良の方向に向つてい
るということを指摘しておく。
次に、第２図において、ポリシリコン・ゲート
及び相互接続（すなわち、導体）は低圧化学的蒸
着（LPCVD）又はシラン（SiH4）の熱分解
（Pyrolysis）のような従来技術を使用して全構造
体の上に希望する厚さの多結晶シリコン１６の層
を装着することによつて形成される。ポリシリコ
ン層１６の厚さは典型的には3000〜8000オングス
トローム（0.3〜0.8ミクロン）の範囲にあり、好
ましく厚さは約5000オングストローム（0.5ミク
ロン）である。8000オングストローム（0.8ミク
ロン）を越えると、公知の金属被覆中のステツプ
−カバレージ（Step−Coverage）問題が現われ
始める。約3000オングストローム（0.3ミクロン）
以下であると、薄いポリシリコン相互接続体の抵
抗の増加によつて信号伝播時間が長くなるため、
装置の実行性能が限定される。次に、典型的に
500〜3000オングストローム（0.05〜0.3ミクロ
ン）の範囲の厚さを持つシリコン酸化物マスク層
１７がスチーム・グロス（Steam growth）、乾
燥酸素中の成長、熱分解（pyrolytic
decomposition）又はプラズマ・デポジシヨン
（plasma deposition）のような従来技術の１つ
を利用してポリシリコン１６（第２図）の上に成
長される。そこで、ホトレジスト・マスク（図示
していない）が酸化物層１７に与えられる。次
に、第３図及び第３Ａ図に表わされているよう
に、ポリシリコン１６をｎチヤンネル能動領域１
４のゲート１８と相互接続体１９とｐチヤンネル
能動領域１５のマスク２０とにパターン化するた
めに、従来の写真凸版技術が用いられる。第３図
を見ると、各２１の部分はこの工程終了後にパタ
ーン化されたポリシリコンの上に残された酸化物
層１７の部分を指示するものである。
及び相互接続（すなわち、導体）は低圧化学的蒸
着（LPCVD）又はシラン（SiH4）の熱分解
（Pyrolysis）のような従来技術を使用して全構造
体の上に希望する厚さの多結晶シリコン１６の層
を装着することによつて形成される。ポリシリコ
ン層１６の厚さは典型的には3000〜8000オングス
トローム（0.3〜0.8ミクロン）の範囲にあり、好
ましく厚さは約5000オングストローム（0.5ミク
ロン）である。8000オングストローム（0.8ミク
ロン）を越えると、公知の金属被覆中のステツプ
−カバレージ（Step−Coverage）問題が現われ
始める。約3000オングストローム（0.3ミクロン）
以下であると、薄いポリシリコン相互接続体の抵
抗の増加によつて信号伝播時間が長くなるため、
装置の実行性能が限定される。次に、典型的に
500〜3000オングストローム（0.05〜0.3ミクロ
ン）の範囲の厚さを持つシリコン酸化物マスク層
１７がスチーム・グロス（Steam growth）、乾
燥酸素中の成長、熱分解（pyrolytic
decomposition）又はプラズマ・デポジシヨン
（plasma deposition）のような従来技術の１つ
を利用してポリシリコン１６（第２図）の上に成
長される。そこで、ホトレジスト・マスク（図示
していない）が酸化物層１７に与えられる。次
に、第３図及び第３Ａ図に表わされているよう
に、ポリシリコン１６をｎチヤンネル能動領域１
４のゲート１８と相互接続体１９とｐチヤンネル
能動領域１５のマスク２０とにパターン化するた
めに、従来の写真凸版技術が用いられる。第３図
を見ると、各２１の部分はこの工程終了後にパタ
ーン化されたポリシリコンの上に残された酸化物
層１７の部分を指示するものである。
ポリシリコン領域１８，１９，２０の上の酸化
物マスク層２１は緩衝弗化水素酸のような従来の
エツチング剤を用い、この時点で除去される。こ
の工程中、ｎチヤンネル能動領域１４の薄い酸化
物層１３はｐチヤンネル能動領域のためのポリシ
リコン・マスク２０の下及び該酸化物がそのまま
ｎチヤンネル・ゲート絶縁物２２（第４図）とし
て残されるポリシリコン・ゲート１８の下の各部
分を除いて、エツチングにより除去される。
物マスク層２１は緩衝弗化水素酸のような従来の
エツチング剤を用い、この時点で除去される。こ
の工程中、ｎチヤンネル能動領域１４の薄い酸化
物層１３はｐチヤンネル能動領域のためのポリシ
リコン・マスク２０の下及び該酸化物がそのまま
ｎチヤンネル・ゲート絶縁物２２（第４図）とし
て残されるポリシリコン・ゲート１８の下の各部
分を除いて、エツチングにより除去される。
次に、第４図を見ると、選ばれた導電型の不純
物を含む材料層２３はｐチヤンネル能動領域１５
のゲート領域の上と、全ｎチヤンネル能動領域の
上と、ポリシリコン相互接続１９の上とに形成さ
れる。好ましくは、材料２３はアルセノシリケー
ト（arsenosilicate）ガラス（ASG）である。
ASGの例としては砒素ドープド・ポリマのアル
コール溶液があり、Accuspinの商品名でアプラ
イド・ケミカル・コーボレーシヨンから販売さ
れ、又Arsenosilicafilmの商品名でエマルシトー
ン・カンパニーから販売されている。ASGの供
給方法は次のようにして行う。第４図の構造体に
小量のドープド・ポリマのアルコール溶液を与え
る。該構造体は均一の被膜を得るために、毎分
3000〜5000回転の速度で回転される。次に、該構
造体は約10乃至30分の間、温度150〜200℃のオー
ブン内に置かれてASGから溶剤が追い出される。
溶剤の完全蒸発後のASG層の厚さは約1500オン
グストローム（0.15ミクロン）である。
物を含む材料層２３はｐチヤンネル能動領域１５
のゲート領域の上と、全ｎチヤンネル能動領域の
上と、ポリシリコン相互接続１９の上とに形成さ
れる。好ましくは、材料２３はアルセノシリケー
ト（arsenosilicate）ガラス（ASG）である。
ASGの例としては砒素ドープド・ポリマのアル
コール溶液があり、Accuspinの商品名でアプラ
イド・ケミカル・コーボレーシヨンから販売さ
れ、又Arsenosilicafilmの商品名でエマルシトー
ン・カンパニーから販売されている。ASGの供
給方法は次のようにして行う。第４図の構造体に
小量のドープド・ポリマのアルコール溶液を与え
る。該構造体は均一の被膜を得るために、毎分
3000〜5000回転の速度で回転される。次に、該構
造体は約10乃至30分の間、温度150〜200℃のオー
ブン内に置かれてASGから溶剤が追い出される。
溶剤の完全蒸発後のASG層の厚さは約1500オン
グストローム（0.15ミクロン）である。
次に、従来の写真製版技術を使用して、アルセ
ノシリケート・ガラスの層２３がパターン化され
て、第４図の構造ができあがる。今、ASG層２
３は全ｎチヤンネル能動領域１４とポリシリコン
相互接続体１９とを完全にマスクするが、ｐチヤ
ンネル能動領域１５ではそのゲート領域だけをマ
スクする。
ノシリケート・ガラスの層２３がパターン化され
て、第４図の構造ができあがる。今、ASG層２
３は全ｎチヤンネル能動領域１４とポリシリコン
相互接続体１９とを完全にマスクするが、ｐチヤ
ンネル能動領域１５ではそのゲート領域だけをマ
スクする。
第５図を見ると、現に処理中の次の工程はアル
セノシリケート・ガラスの外側における能動領域
１５のポリシリコンをエツチング除去することに
よつて、ｐチヤンネル・ゲート電極２４を形成す
ることである。適切なエツチング剤としては、弗
化水素酸と、酢酸と、硝酸との混合物がある。プ
ラズマ・エツチングも使用することもできる。
セノシリケート・ガラスの外側における能動領域
１５のポリシリコンをエツチング除去することに
よつて、ｐチヤンネル・ゲート電極２４を形成す
ることである。適切なエツチング剤としては、弗
化水素酸と、酢酸と、硝酸との混合物がある。プ
ラズマ・エツチングも使用することもできる。
現処理段階において、ポリシリコン・ゲートの
側壁２４Ａに対するｐ型不純物の浸入（下記のよ
うに後で注入される）を防ぐために、該側壁２４
Ａ（第５図）に対して短いドライ熱酸化工程を実
行することが望ましい。しかし、この工程はこの
発明に必須のものではない。
側壁２４Ａに対するｐ型不純物の浸入（下記のよ
うに後で注入される）を防ぐために、該側壁２４
Ａ（第５図）に対して短いドライ熱酸化工程を実
行することが望ましい。しかし、この工程はこの
発明に必須のものではない。
次に、第５図において、従来のイオン注入法に
より能動領域１５の中にｐ型不純物が注入され
て、そこにp+のソース２５及びドレイン２６を
形成する。（該不純物は典型的にはボロンであ
る。）典型的なボロンの注入は30〜100keVのエネ
ルギ及び平方糎当り１０15イオンの線量を利用す
る。その結果生じたソース及びドレイン・ジヤン
クシヨンの深さは0.3ミクロンの位の如く非常に
浅くすることができる。このジヤンクシヨンの深
さは、下記のアニール工程の後で、最終的に希望
する厚さに厚くされる。以上説明したこの工程の
各順次から、ｐ型ソース２５及びドレイン２６は
それらの上にあるポリシリコン・ゲート２４に対
して自己整合されるということがわかつた。これ
は、ゲート重複コンデンサのような浮遊容量を除
去して装置の速度をあげるため、大変好ましい特
徴である。
より能動領域１５の中にｐ型不純物が注入され
て、そこにp+のソース２５及びドレイン２６を
形成する。（該不純物は典型的にはボロンであ
る。）典型的なボロンの注入は30〜100keVのエネ
ルギ及び平方糎当り１０15イオンの線量を利用す
る。その結果生じたソース及びドレイン・ジヤン
クシヨンの深さは0.3ミクロンの位の如く非常に
浅くすることができる。このジヤンクシヨンの深
さは、下記のアニール工程の後で、最終的に希望
する厚さに厚くされる。以上説明したこの工程の
各順次から、ｐ型ソース２５及びドレイン２６は
それらの上にあるポリシリコン・ゲート２４に対
して自己整合されるということがわかつた。これ
は、ゲート重複コンデンサのような浮遊容量を除
去して装置の速度をあげるため、大変好ましい特
徴である。
次にn+打込み拡散工程は、ドライ窒素ガス中
のような不活性気体を含み、900℃乃至1100℃の
範囲の高温に加熱された反応炉の中に、第５図の
構造体を約0.5〜４時間挿入しておくことによつ
て達成される。この工程中、アルセノシリケー
ト・ガラスからの砒素イオンはｎチヤンネル能動
領域１４のn+ソース２７及びドレイン２８を形
成し、同時に、該ポリシリコン領域の中に拡散さ
れて、現在のn+ポリシリコン・ゲート１８及び
２４と、n+ポリシリコン相互接続１９（第６図）
の高い導電性を確立する。この工程中、ソース２
５及びドレイン２６に前から注入されていたボロ
ン・イオンはシリコン基板内に深く拡散されて、
希望する濃度輪郭を形成する。この工程完了後の
ジヤンクシヨンの深さは典型的にはn+ジヤンク
シヨンについては0.3〜0.8ミクロンであり、p+ジ
ヤンクシヨンについては0.8〜1.5ミクロンであ
る。この工程中、ゲート１８及び２４は砒素イオ
ンの浸入を防ぐために、チヤンネル領域をマスク
する。
のような不活性気体を含み、900℃乃至1100℃の
範囲の高温に加熱された反応炉の中に、第５図の
構造体を約0.5〜４時間挿入しておくことによつ
て達成される。この工程中、アルセノシリケー
ト・ガラスからの砒素イオンはｎチヤンネル能動
領域１４のn+ソース２７及びドレイン２８を形
成し、同時に、該ポリシリコン領域の中に拡散さ
れて、現在のn+ポリシリコン・ゲート１８及び
２４と、n+ポリシリコン相互接続１９（第６図）
の高い導電性を確立する。この工程中、ソース２
５及びドレイン２６に前から注入されていたボロ
ン・イオンはシリコン基板内に深く拡散されて、
希望する濃度輪郭を形成する。この工程完了後の
ジヤンクシヨンの深さは典型的にはn+ジヤンク
シヨンについては0.3〜0.8ミクロンであり、p+ジ
ヤンクシヨンについては0.8〜1.5ミクロンであ
る。この工程中、ゲート１８及び２４は砒素イオ
ンの浸入を防ぐために、チヤンネル領域をマスク
する。
前の２工程を実施する段階において選択する決
定因子はボロン浸入の深さの制御性である。例え
ば、約1000℃より高い打込み温度において、まず
最初に第５図の点線で表わされているソース及び
ドレインのようにn+打込みを行うようにするの
が望ましく、さもなければ、注入されているボロ
ン・イオンは一般にそのような高い温度における
高い移動性のために、ｐチヤンネル・ソース２５
及びドレイン２６に深く浸入し過ぎて、ｐ−
FETしきい置電圧に悪影響を与えることになる。
しかし、約1000℃以下の打込み温度においては、
ボロン注入を最初に行い、続いて砒素打込みを行
うようにすることもできる。
定因子はボロン浸入の深さの制御性である。例え
ば、約1000℃より高い打込み温度において、まず
最初に第５図の点線で表わされているソース及び
ドレインのようにn+打込みを行うようにするの
が望ましく、さもなければ、注入されているボロ
ン・イオンは一般にそのような高い温度における
高い移動性のために、ｐチヤンネル・ソース２５
及びドレイン２６に深く浸入し過ぎて、ｐ−
FETしきい置電圧に悪影響を与えることになる。
しかし、約1000℃以下の打込み温度においては、
ボロン注入を最初に行い、続いて砒素打込みを行
うようにすることもできる。
その他の可能性としては、打込み温度に関係な
く、第６図の砒素打込み中に同時にボロンの打込
みを行うようにすることもできる。
く、第６図の砒素打込み中に同時にボロンの打込
みを行うようにすることもできる。
ここで、希望により、イオン注入によつて受け
た構造上の損傷を修復し、注入された種を作動さ
せるために、アニール工程が使用される。
た構造上の損傷を修復し、注入された種を作動さ
せるために、アニール工程が使用される。
打込み拡散工程の前に、アルセノシリケート・
ガラス層の上に熱成長酸化物の薄い絶縁層２９
（第６図）を形成するための酸化工程が用いられ
る。層２９はアルセノシリケート・ガラスの上面
から望ましくない砒素ガスの排出を防止し、自己
ドーピングの可能性からこの装置を保護する。こ
の酸化物被覆工程は、それ自体この発明には必須
ではないが、安全性及び歩どまりを良くするため
に推奨される。
ガラス層の上に熱成長酸化物の薄い絶縁層２９
（第６図）を形成するための酸化工程が用いられ
る。層２９はアルセノシリケート・ガラスの上面
から望ましくない砒素ガスの排出を防止し、自己
ドーピングの可能性からこの装置を保護する。こ
の酸化物被覆工程は、それ自体この発明には必須
ではないが、安全性及び歩どまりを良くするため
に推奨される。
次に、アルセノシリケート・ガラス層２３（及
び形成されている場合には被覆酸化物２９）は弗
化水素酸のような普通のエツチング剤を用いてエ
ツチング除去される。この工程中、能動領域１５
（第６図）のゲート厚み酸化物１３も、第７図に
示すように該酸化物１３がｐチヤンネル・ゲート
絶縁物３０としてそのまま残されるポリシリコ
ン・ゲート２４の下の部分を除き、エツチング除
去される。
び形成されている場合には被覆酸化物２９）は弗
化水素酸のような普通のエツチング剤を用いてエ
ツチング除去される。この工程中、能動領域１５
（第６図）のゲート厚み酸化物１３も、第７図に
示すように該酸化物１３がｐチヤンネル・ゲート
絶縁物３０としてそのまま残されるポリシリコ
ン・ゲート２４の下の部分を除き、エツチング除
去される。
この時点における処理によつてこの発明の新規
な部分に関する限り大体完成した。残りの処理は
一般に従来通りに行われる。それらは第８図に含
まれており、厚い酸化物３１−３１の形成と、接
触孔の開口と、金属導体３２−３２の郭成と、該
回路の上に対するパツシベーシヨン層３３−３３
の形成などである。
な部分に関する限り大体完成した。残りの処理は
一般に従来通りに行われる。それらは第８図に含
まれており、厚い酸化物３１−３１の形成と、接
触孔の開口と、金属導体３２−３２の郭成と、該
回路の上に対するパツシベーシヨン層３３−３３
の形成などである。
以上、この発明のCMOS装置はｐ井戸を持つ
ｎ型基板を採用して詳細に説明したが、この発明
は第４Ａ図に示すように、ｎ井戸を持つｐ型基板
にも十分適用しうるものである。その後者の場
合、ポリ・ゲート電極３４がｎチヤンネル領域
（すなわち、ｐ基板）に形成され、ｐチヤンネル
領域（すなわち、ｎ井戸）が完全にポリシリコン
層３５でカバーされるように、該ポリシリコンが
パターン化される。そこで、層３５はアルセノシ
リケート・ガラス層３６をマスクとして使用して
エツチングされる。層３６はｎチヤンネル能動領
域を完全にマスクする。残りの他の工程は第５図
乃至第８図について説明したものと同一である。
ｎ型基板を採用して詳細に説明したが、この発明
は第４Ａ図に示すように、ｎ井戸を持つｐ型基板
にも十分適用しうるものである。その後者の場
合、ポリ・ゲート電極３４がｎチヤンネル領域
（すなわち、ｐ基板）に形成され、ｐチヤンネル
領域（すなわち、ｎ井戸）が完全にポリシリコン
層３５でカバーされるように、該ポリシリコンが
パターン化される。そこで、層３５はアルセノシ
リケート・ガラス層３６をマスクとして使用して
エツチングされる。層３６はｎチヤンネル能動領
域を完全にマスクする。残りの他の工程は第５図
乃至第８図について説明したものと同一である。
以上説明したこの発明はｐチヤンネル及びｎチ
ヤンネルCMOS FET両者のためのn+ポリシリコ
ン・ゲート・ドーピングと、ポリシリコン相互接
続体のn+ドーピングとを可能にするために仕立
てられた処理方法である。この処理方法は、又ア
ルセノシリケート・ガラスを使用する代りにボロ
シリケート（borosilicate）ガラス（BSG）を使
用して、n+ドープド・ポリシリコン・ゲート及
び相互接続を形成する場合にも好都合に作用す
る。すべてp+のドープド・ポリシリコン・ゲー
ト及び相互接続を持つ装置は、前述したボロン浸
入問題に打勝つために、厚いゲート酸化物層（少
なくとも1000オングストローム、すなわち0.1ミ
クロンの位の）を必ず持たなければならないた
め、全部n+のポリシリコン・ゲート及び相互接
続を持つ装置と同じてはなく、CMOS VLSI回
路のためには適切でないということがわかつた。
ヤンネルCMOS FET両者のためのn+ポリシリコ
ン・ゲート・ドーピングと、ポリシリコン相互接
続体のn+ドーピングとを可能にするために仕立
てられた処理方法である。この処理方法は、又ア
ルセノシリケート・ガラスを使用する代りにボロ
シリケート（borosilicate）ガラス（BSG）を使
用して、n+ドープド・ポリシリコン・ゲート及
び相互接続を形成する場合にも好都合に作用す
る。すべてp+のドープド・ポリシリコン・ゲー
ト及び相互接続を持つ装置は、前述したボロン浸
入問題に打勝つために、厚いゲート酸化物層（少
なくとも1000オングストローム、すなわち0.1ミ
クロンの位の）を必ず持たなければならないた
め、全部n+のポリシリコン・ゲート及び相互接
続を持つ装置と同じてはなく、CMOS VLSI回
路のためには適切でないということがわかつた。
上記の処理方法を実行することによつて、２つ
のマスク工程、すなわち第４図及び第５図に例示
されている工程のみによつて、４つの異なる型の
CMOS FETを得ることができる。すなわち、そ
れら４つの型は、(1)すべてのn+のポリシリコ
ン・ゲート及び相互接続を持つｎ基板装置、(2)す
べてp+のポリシリコン・ゲート及び相互接続を
持つｎ基板装置、(3)すべてn+のポリシリコン・
ゲート及び相互接続を持つｐ基板装置、(4)すべて
p+のポリシリコン・ゲート及び相互接続を持つ
ｐ基板装置等である。この処理方法の利点は自己
整合ゲート及び全部n+ドープド又は全部p+ドー
プド・ポリシリコン・ゲート及び相互接続を可能
にし、マスク工程数を少くすることができること
である。これらは歩どまりを良くし、コストの節
減に導く。
のマスク工程、すなわち第４図及び第５図に例示
されている工程のみによつて、４つの異なる型の
CMOS FETを得ることができる。すなわち、そ
れら４つの型は、(1)すべてのn+のポリシリコ
ン・ゲート及び相互接続を持つｎ基板装置、(2)す
べてp+のポリシリコン・ゲート及び相互接続を
持つｎ基板装置、(3)すべてn+のポリシリコン・
ゲート及び相互接続を持つｐ基板装置、(4)すべて
p+のポリシリコン・ゲート及び相互接続を持つ
ｐ基板装置等である。この処理方法の利点は自己
整合ゲート及び全部n+ドープド又は全部p+ドー
プド・ポリシリコン・ゲート及び相互接続を可能
にし、マスク工程数を少くすることができること
である。これらは歩どまりを良くし、コストの節
減に導く。
この実施例の利益は、ゲート酸化物１３及びポ
リシリコン２０の二重層の上のｐ型FET能動領
域１５にASG層２３を形成して得ることができ
る。この構成は、もし不純物を含む層２３が基板
１０のｐ型FET能動領域と接触して形成された
ならば発生したであらう反ドーピングの問題を避
けることができる。層２３は拡散及び注入工程の
前にｐ−FET能動領域１５から除去されるが、
もし該層が基板と接触していたならば、その除去
の後であつても残された残留不純物によつてｐ−
FETのソース及びドレインの反ドーピングを発
生したかもしれないという危険があつたというこ
とがわかる。
リシリコン２０の二重層の上のｐ型FET能動領
域１５にASG層２３を形成して得ることができ
る。この構成は、もし不純物を含む層２３が基板
１０のｐ型FET能動領域と接触して形成された
ならば発生したであらう反ドーピングの問題を避
けることができる。層２３は拡散及び注入工程の
前にｐ−FET能動領域１５から除去されるが、
もし該層が基板と接触していたならば、その除去
の後であつても残された残留不純物によつてｐ−
FETのソース及びドレインの反ドーピングを発
生したかもしれないという危険があつたというこ
とがわかる。
以上要約すると、ASG層２３は、(1)ｐ−FET
ゲートのためのエツチング・マスクとして作用
し、(2)ポリシリコン・ゲート及び接続のためのｎ
型ドーピング剤の供給源として働き、(3)ｎ−
FETのソース及びドレイン領域の自己整合形成
のために使用され、(4)ｐ−FETソース及びドレ
インの自己整合形成中、注入マスクとして作用す
るということがわかつた。
ゲートのためのエツチング・マスクとして作用
し、(2)ポリシリコン・ゲート及び接続のためのｎ
型ドーピング剤の供給源として働き、(3)ｎ−
FETのソース及びドレイン領域の自己整合形成
のために使用され、(4)ｐ−FETソース及びドレ
インの自己整合形成中、注入マスクとして作用す
るということがわかつた。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/198,428 US4345366A (en) | 1980-10-20 | 1980-10-20 | Self-aligned all-n+ polysilicon CMOS process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57501706A JPS57501706A (ja) | 1982-09-16 |
| JPH0454388B2 true JPH0454388B2 (ja) | 1992-08-31 |
Family
ID=22733341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56503472A Expired JPH0454388B2 (ja) | 1980-10-20 | 1981-10-19 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4345366A (ja) |
| EP (1) | EP0063578B1 (ja) |
| JP (1) | JPH0454388B2 (ja) |
| WO (1) | WO1982001380A1 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4516313A (en) * | 1983-05-27 | 1985-05-14 | Ncr Corporation | Unified CMOS/SNOS semiconductor fabrication process |
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| CA2031253A1 (en) * | 1989-12-01 | 1991-06-02 | Kenji Aoki | Method of producing bipolar transistor |
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| JP2920546B2 (ja) * | 1989-12-06 | 1999-07-19 | セイコーインスツルメンツ株式会社 | 同極ゲートｍｉｓトランジスタの製造方法 |
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| US6030752A (en) * | 1997-02-25 | 2000-02-29 | Advanced Micro Devices, Inc. | Method of stitching segments defined by adjacent image patterns during the manufacture of a semiconductor device |
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| KR102638609B1 (ko) | 2017-07-27 | 2024-02-19 | 바이오메리욱스, 인코포레이티드. | 격리 튜브 |
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- 1980-10-20 US US06/198,428 patent/US4345366A/en not_active Expired - Lifetime
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1981
- 1981-10-19 JP JP56503472A patent/JPH0454388B2/ja not_active Expired
- 1981-10-19 EP EP81902927A patent/EP0063578B1/en not_active Expired
- 1981-10-19 WO PCT/US1981/001410 patent/WO1982001380A1/en not_active Ceased
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| Publication number | Publication date |
|---|---|
| EP0063578B1 (en) | 1987-03-11 |
| EP0063578A1 (en) | 1982-11-03 |
| EP0063578A4 (en) | 1984-07-06 |
| JPS57501706A (ja) | 1982-09-16 |
| US4345366A (en) | 1982-08-24 |
| WO1982001380A1 (en) | 1982-04-29 |
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