JPH06104272A - 半導体装置及び製造方法 - Google Patents

半導体装置及び製造方法

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JPH06104272A
JPH06104272A JP3171364A JP17136491A JPH06104272A JP H06104272 A JPH06104272 A JP H06104272A JP 3171364 A JP3171364 A JP 3171364A JP 17136491 A JP17136491 A JP 17136491A JP H06104272 A JPH06104272 A JP H06104272A
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emitter
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collector
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JP3171364A
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Ali A Iranmanesh
エイ． イランマネシュ アリ
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National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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Abstract

(57)【要約】 （修正有） 【目的】 バイポーラ又はＢｉＣＭＯＳ装置及びその製
造方法は、改良した性能及び減少した寸法の装置より迅
速に且つ経済的に製造可能な装置を提供する。 【構成】 ベース３２、エミッタ３０及びエミッタコン
タクト８４をコレクタコンタクト８６から分離させるた
めに一体的な隣接する酸化物側壁８１を使用することに
より、バイポーラトランジスタの寸法及び該バイポーラ
トランジスタを製造するために必要とされるステップ数
を減少させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法の技術分野に関するものである。更に詳細には、
１実施形態においては、本発明は、相補的金属酸化物
（ＣＭＯＳ）半導体装置を与えるプロセスにおいて改良
したバイポ−ラ装置を与え、且つその製造方法を提供し
ている。
【０００２】
【従来の技術】バイポ−ラ及びＣＭＯＳ装置及びその製
造方法は長年の間、公知である。バイポ−ラトランジス
タの寸法を減少させるために且つバイポ−ラトランジス
タを製造するのに必要とされるステップ数を減少させる
ために多数の技術が使用されている。例えば、バイポ−
ラトランジスタ、通常、水平ではなく垂直シ−ケンスで
形成されるエミッタ、ベ−ス、コレクタで製造される。
このことは、通常、バイポ−ラトランジスタの寸法を減
少させるが、該バイポ−ラトランジスタの各要素に対し
て電気的コンタクトを設けるために、通常、より多くの
ステップ及び空間が必要とされる。特に、このようなト
ランジスタのベ−スとコレクタとの間のフィ−ルド酸化
物領域は、この様なトランジスタの面積を実質的に増加
させる。
【０００３】最近、バイポ−ラ装置とＣＭＯＳ装置の両
方の利点が単一の基板上に両方のタイプの装置を使用し
た回路内に有効に組み込まれている。バイポ−ラ装置と
ＣＭＯＳ装置の両方を組み込んだ回路は、「ＢｉＣＭＯ
Ｓ」として知られている。ＢｉＣＭＯＳ装置は、ＣＭＯ
Ｓ装置の高集積度及び低電力消費、及びバイポ−ラ装置
の高速の両方の利点を提供する。然し乍ら、バイポ−ラ
トランジスタの寸法を減少させ且つバイポ−ラトランジ
スタを製造するのに必要なステップ数を減少させる技術
は、ＢｉＣＭＯＳ装置の製造と共に使用することは極め
て困難であるか又は適合性がない。１つのＢｉＣＭＯＳ
及びその製造方法は、本願出願人に譲渡されている米国
特許第４，７６４，４８０号（Ｖｏｒａ）に記載されて
いる。
【０００４】
【発明が解決しようとする課題】上述したことから明ら
かなごとく、改良したバイポ−ラ又はＢｉＣＭＯＳ装置
及びその製造方法は、改良した性能及び減少した寸法の
装置を提供するのみならず、より迅速に且つ経済的に製
造可能な装置を提供するためにも望ましいものであり、
本発明はこの様な課題を解決するものである。
【０００５】
【課題を解決するための手段】本発明は、ベ−ス、エミ
ッタ及びエミッタコンタクトから、コレクタコンタクト
を分離させるために一体的な隣接する酸化物側壁を使用
することにより、ＢｉＣＭＯＳの寸法を減少させ且つ該
バイポ−ラトランジスタを製造するのに必要なステップ
数を減少させる、半導体装置及びその製造方法を提供し
ている。本装置及びその製造方法は、ＢｉＣＭＯＳ装置
に関連して幾つかの実施形態においても有効に使用する
ことが可能である。
【０００６】１実施形態においては、本発明は、第１導
電型のコレクタ領域、前記コレクタ領域上方に位置され
ており第２導電型のベ−ス、前記ベ−ス上方に位置され
ており第１導電型のエミッタ、前記エミッタとべ−スと
コレクタの側壁に沿って延在するトレンチ（溝）、前記
トレンチ内において前記エミッタとベ−スとコレクタに
対する第１の一体的な隣接する絶縁性側壁、を有するバ
イポ−ラトランジスタを提供している。尚、「一体的な
隣接する絶縁性の側壁」という表現は、本明細書におい
ては、エミッタと、ベ−スと、（オプションとして）コ
レクタの一部とを介して単一のトレンチング（溝形成）
ステップから得られたトレンチ、即ち溝の側壁上に形成
された側壁酸化物のことを意味している。
【０００７】
【実施例】概説 図１は、本発明の１実施例に基づいて構成されたＢｉＣ
ＭＯＳ装置を示した概略断面図である。本装置は、バイ
ポ−ラトランジスタ１０（図１に示した実施例において
は、ＮＰＮトランジスタ）と、ＮチャンネルＭＯＳＦＥ
Ｔ（ＮＭＯＳトランジスタ）と、ＰチャンネルＭＯＳＦ
ＥＴ（ＰＭＯＳトランジスタ）とを有している。理解す
べきことであるが、本発明を特にＢｉＣＭＯＳ装置につ
いて説明するが、本発明は必ずしもそのような装置のみ
に制限されるべきものではない。本装置及び方法は、例
えばバイポ−ラトランジスタのみのような多様な半導体
構成体にも適用可能なものである。
【０００８】ＮＭＯＳトランジスタ１２及びＰＭＯＳト
ランジスタ１４は、適宜、接続されてＣＭＯＳ構成体１
６を形成している。図１に示した実施例においては、基
板１８は、Ｐ−基板であり、約１×１０13乃至１×１０
16／cm3の範囲で且つ好適には２×１０14乃至２×１０
15／cm3の範囲内のド−パント濃度を有している。減少
圧力ド−プＮ型エピキシャルシリコン層を、該装置の製
造に使用するために該基板の上に成長させる。本発明
は、図面中においては、エピタキシャル層と埋込層とを
有するものとして示してあるが、本明細書及び図面に記
載する装置の改良した幾何学的形状は、幾つかの実施形
態においては、その減少された寸法のために、埋込層及
び／又はその上側に存在するエピタキシャル層を形成す
ることの必要性を除去している。これらの実施例によれ
ば、本装置は直接的に基板上に形成されることとなる。
【０００９】ＮＰＮトランジスタ１０は、エミッタ３
０、ベ−ス２０、コレクタ３４が設けられている。高度
にド−プした埋込層３６は、コレクタ３４とコレクタコ
ンタクト３８との間に低抵抗接続領域を与えている。好
適実施例においては、埋込層３６は約１０20／cm3の濃
度へド−プされている。
【００１０】殆どの実施例においては、ＮＭＯＳトラン
ジスタ１２は、Ｐ＋タブ乃至はウエル５０内に形成した
ソ−ス及びドレイン領域４０を有している。ＰＭＯＳト
ランジスタ１４は、Ｎ＋タブ乃至はウエル５２内に形成
されたソ−ス及びドレイン領域４４を有している。好適
実施例においては、Ｐ＋ウエル５０は、約１×１０16乃
至１×１０18／cm3で、好適には、約２×１０17乃至５
×１０17／cm3の濃度へド−プされている。然し乍ら、
本発明の技術的範囲を逸脱することなしに、広範囲のド
−パント濃度範囲のものを使用することが可能であるこ
とを注意すべきである。ウエル５０及び５２は、ＣＭＯ
Ｓ１６を単一の基板上に形成することを可能とする。
【００１１】Ｐ＋チャンネルストップ７０が、ＮＰＮト
ランジスタと隣接する装置との間に設けられており、埋
込層３６を隣接する装置とコンタクトさせる可能性のあ
る軽度にド−プされている基板が表面反転することを防
止する。ＮＭＯＳトランジスタとＰＭＯＳトランジスタ
との間、ＮＭＯＳトランジスタとＮＰＮトランジスタと
の間、及び図１に示したバイポ−ラトランジスタと隣接
する装置との間において、酸化物分離領域８０ａ，８０
ｂ，８０ｃ，８０ｄがそれぞれ設けられており、それら
は、典型的には、例えば、装置分離用のＳｉＯ2であ
る。
【００１２】側壁酸化物領域８１は、エミッタコンタク
ト８４及びコレクタコンタクト８６を分離させている。
側壁酸化物領域８１は、更に、コレクタ３４及びコレク
タコンタクト３８の凹設部分を分離させている。該装置
のエミッタ／ベ−ス及びコレクタコンタクトを分離させ
るために従来のフィ−ルド酸化物領域ではなく側壁酸化
物領域を使用することにより、著しく減少させたトラン
ジスタ幾何学的形状とさせることが可能である。
【００１３】本装置の表面に沿っては、抵抗８２、ベ−
スコンタクト１０２、エミッタコンタクト８４、コレク
タコンタクト８６、ＮＭＯＳソ−スコンタクト８８、Ｎ
ＭＯＳドレインコンタクト８９、ＮＭＯＳゲ−ト９０、
ＰＭＯＳドレインコンタクト９１、ＰＭＯＳソ−スコン
タクト９２、ＰＭＯＳゲ−ト９４が設けられている。薄
いゲ−ト酸化物層９７が、ＮＭＯＳ及びＰＭＯＳトラン
ジスタゲ−トの下側に設けられており、且つ側壁酸化物
９８、ＮＭＯＳ及びＰＭＯＳゲ−トの側壁上に設けられ
ている。好適実施例においては、ＮＭＯＳゲ−ト９０
は、高度にド−プされたＮ＋シリコンから形成されてお
り、一方ＰＭＯＳゲ−ト９４はＮ＋又はＰ＋ポリシリコ
ンから形成されている。尚、Ｎ＋は埋込チャンネル装置
を提供し、一方Ｐ＋は表面チャンネル装置を提供するの
で、Ｎ＋の方が好適である。側壁酸化物領域８１及び９
９は、又、バイポ−ラエミッタの側壁上に設けられてい
る。
【００１４】Ｐ＋バイポ−ラトランジスタベ−スコンタ
クト１０２上に耐火性金属シリサイドコンタクト１００
が形成されている。別のシリサイドコンタクト１０４
が、側壁スペ−サ酸化物領域８１及び９９の間でエミッ
タコンタクト８４の上部部分に沿って設けられている。
同様に、シリサイドコンタクトが、コレクタコンタクト
３８、ＮＭＯＳソ−スコンタクト８８、ＮＭＯＳドレイ
ンコンタクト８９、ＮＭＯＳゲ−ト９０、ＰＭＯＳドレ
インコンタクト９１、ＰＭＯＳゲ−ト９４、ＰＭＯＳソ
−スコンタクト９２用に設けられている。エミッタ３２
に対するコンタクトと同様に、ＮＭＯＳ及びＰＭＯＳゲ
−トのそれぞれに対するシリサイドコンタクト１０４及
び１０６は、側壁酸化物から側壁酸化物へのみ延在して
いる。逆に、ＮＭＯＳ及びＰＭＯＳトランジスタ用のシ
リサイドコンタクト１０８及び１１０も、ポリシリコン
コンタクトの側壁を被覆し、且つゲ−ト９０及び９４の
側壁酸化物に到達するまでソ−ス／ドレインの水平部分
に沿って延在している。コレクタコンタクト用のシリサ
イドコンタクト１１２は、エミッタ側壁酸化物の側壁か
ら側壁酸化物領域９８へ、コレクタの上表面に沿って被
覆している。本構成体は、更に、装置を相互接続の目的
のために使用される金属層１２２から分離させるための
厚い（０．８乃至１．３ミクロン、好適には約１．３ミ
クロン）酸化物層１２０を有している。タングステンプ
ラグ１２３は、酸化物層１２０内のコンタクト孔を充填
するために使用することが可能である。
【００１５】ＢｉＣＭＯＳ装置の製造シ−ケンス 図２乃至２６は図１に示したＢｉＣＭＯＳ装置の製造方
法の１例を示している。図２は、その製造方法の第１段
階における装置の断面を示している。基板を、砒素、ア
ンチモン等でＮ＋埋込層３６とＰＭＯＳのＮ＋埋込層５
２とを同時的に形成するためのホトレジスト１５０によ
ってマスクする。層３６及び５２を形成するために使用
する注入エネルギは、好適には、約１００乃至２００ｋ
ｅＶであり、好適には、約１２０乃至１８０ｋｅＶであ
り、領域３６及び５２のド−パント濃度は、約５×１０
17乃至２×１０20の間であり、且つ好適には、約１×１
０19乃至１×１０20／cm3の範囲である。
【００１６】Ｎ＋領域３６及び５２を形成した後に、本
構成体を酸化サイクルに露呈させて、Ｎ＋不純物をドラ
イブインさせ且つ爾後の層に対する整合のために使用す
ることの可能な「ステップ」乃至は段差を形成する。そ
の後に、本構成体を、図３に示したごとく、ＮＭＯＳの
Ｐ＋埋込層５０を形成するためのホトレジスト１５２に
よってマスクする。領域５０を形成する場合に使用する
注入エネルギは、好適には、約１００乃至２００ｋｅＶ
の間であり、好適には、５０乃至１００ｋｅＶの範囲で
あって、Ｐ＋埋込層のド−パント濃度が、約１×１０17
乃至１×１０18／cm3の範囲である。Ｐ＋領域５０は、
好適には、ボロンでド−プする。
【００１７】図４に示した如く、次いで、ホトレジスト
マスク１５２を除去し、且つ約１．１ミクロンの厚さを
持った軽度にド−プしたＮ型エピタキシャルシリコン層
１５４を基板の表面上に成長させる。酸化物と窒化物と
のサンドイッチ層を付着形成した後に、表面上にホトレ
ジストマスク１５６を形成し、図５に示した如く、酸化
物領域８０ａ，８０ｂ，８０ｃ，８０ｄ及びエピタキシ
ャル領域３４を画定する。該酸化物領域は、例えば、公
知の「ＳＷＡＭＩ」プロセスを使用して形成する。別法
として、米国特許出願第５０２，９４３号に記載される
方法に従ってフィ−ルド酸化物領域を形成する。
【００１８】図６に示した如く、基板の表面上にマスク
１６０を形成し、それは、ＮＭＯＳトランジスタ領域の
みを露出させる。このマスクは、ＰＭＯＳトランジスタ
用のＮ型ウエル領域を注入するために使用される。燐又
は砒素をド−パントとして使用して、１×１０14乃至１
×１０16の間のド−ズで１００乃至１９０ｋｅＶの注入
エネルギを使用する。その結果、チャンネル領域内に得
られるド−パント濃度は約１０17乃至１０18／cm3であ
るついで、図７に示した如く、基板の表面上にマスク１
６２を形成し、該マスクは、ＮＭＯＳ及びＰＭＯＳトラ
ンジスタ領域を露出させる。このマスクは、必要に応
じ、ＮＭＯＳ及びＰＭＯＳトランジスタのスレッシュホ
−ルド電圧を調節するスレッシュホ−ルド電圧注入のた
めに使用され、典型的には、約│０．６│乃至│１．０
│の間である。好適実施例においては、スレッシュホ−
ルド電圧注入は、約１×１０13乃至５×１０13の間で好
適には５０ｋｅＶでのド−ズでのボロン注入である。こ
のボロン及びＰウエルからの上方向Ｐ＋拡散が、ＮＭＯ
Ｓトランジスタ用のスレッシュホ−ルド電圧を設定す
る。Ｎウエル注入に関連するスレッシュホ−ルド電圧注
入が、ＰＭＯＳスレッシュホ−ルド電圧を設定する。好
適実施例においては、スレッシュホ−ルド電圧注入が、
究極的に、ＮＭＯＳトランジスタに対して０．７５±
０．１の及びＰＭＯＳトランジスタに対して−０．８５
±０．１のスレッシュホ−ルド電圧を有するトランジス
タを与える。
【００１９】図８を参照すると、スクリ−ン酸化物を剥
離し、且つ当業者に公知の手段を使用して、薄い（１３
５乃至１６５Åのオ−ダ）ゲ−ト酸化物層１７０を成長
させる。このステップは、図７に示したスレッシュホ−
ルド電圧注入の前に、オプションとして実施することが
可能である。次いで、薄い（４００乃至６００Åのオ−
ダ）ポリシリコン層１７２を、該薄いゲ−ト酸化物層上
に付着形成し、且つマスク１７４を該ポリシリコン層上
に形成してＮＭＯＳ及びＰＭＯＳゲ−トを画定する。マ
スクしたプラズマエッチが、ＮＭＯＳ及びＰＭＯＳゲ−
ト上のものを除いて、基板の全ての領域から、不所望の
ポリシリコンを除去する。次いで、ウエットエッチを使
用して、図９に示した如く、下側に存在する酸化物を除
去する。該薄いポリシリコン層による該ホトレジストか
らのゲ−ト酸化物の保護は、直接的にホトレジストに露
出されることがないので、著しく欠陥が少ないＭＯＳゲ
−トを与える。
【００２０】図１０に示した如く、約１，０００乃至
４，０００Åの範囲で好適には約２，０００Åの厚さを
有する真性ポリシリコン１８０からなる別の層を、基板
の全表面にわたって付着形成させる。次いで、該装置を
ホトレジスト１８４でマスクして、図１１に示した如
く、少なくともバイポ−ラトランジスタのベ−ス領域及
び抵抗の軽度にド−プした領域を露出させる。ある実施
例においては、ＮＭＯＳ及びＰＭＯＳトランジスタ領域
のみが該マスクによって保護される。次いでベ−ス注入
を行い且つベ−スをアニ−ルする。好適実施例において
は、ベ−ス注入は、約３０乃至１００ｋｅＶの範囲の注
入エネルギで、好適には約３０乃至５０ｋｅＶの範囲の
注入エネルギを使用する。この注入のド−ズ、好適に
は、約３×１０13乃至８×１０13／cm2の範囲内であ
る。好適実施例においては、該アニ−ルは、本構成体を
４５分の間９５０℃に加熱することによって行い、約１
×１０18乃至１×１０19／cm3の範囲内のド−パント濃
度で、且つ好適には約５×１０18／cm3のド−パント濃
度で、約１，０００乃至２，０００Åの範囲内の厚さを
持ったＰベ−ス領域が得られる。
【００２１】その後に、図１２に示した如く、マスクを
形成し、該マスクはバイポ−ラエミッタコンタクト８４
及びＮＭＯＳゲ−トを露出させる。該領域は、約１００
ｋｅＶのエネルギで約５×１０19乃至１×１０20／cm3
の範囲内の濃度へ砒素をイオン注入して形成されるド−
プしたＮ＋領域である。図１３に示した如く、そのＮ＋
マスクを除去し、且つ別のマスク１８８を本装置の表面
上に形成してＰＭＯＳゲ−トを露出させる。該領域は、
好適には、ボロンを使用して、約１０18乃至１０20／cm
3の範囲内の濃度で、好適には約１×１０19／cm3のド−
パント濃度にＰ＋ド−ピングする。上述した如く、これ
らのＰＭＯＳ及びＮＭＯＳゲ−トは、Ｎ＋又はＰ＋のい
ずれかとすることが可能であり、従って、Ｎ＋又はＰ＋
マスクのいずれかに設けることが可能である。エミッタ
領域３０はポリシリコン８４である。理解すべきことで
あるが、領域３０はここではエミッタと呼んでおり、且
つ領域８４はエミッタコンタクトと呼んでいるが、当業
者は、領域３０と８４との結合したものを「エミッタ」
と呼ぶこともある。然し乍ら、ここでは、特にこの様な
用語の使用上の差異から特別意味が異なることを意図し
ているものではない。
【００２２】図１４において、約５０乃至２００Åの範
囲内の厚さを有する酸化物層１９０及び約１，０００乃
至１、５００Åの範囲内の厚さを有する窒化物層１９２
を付着形成させる。該窒化物層は、下側に存在するポリ
シリコンのエッチングアンダ−カットを防止している。
次いで、ポリシリコン層６４を、約１５分の時間の間、
約９００℃でアニ−ルする。次いで、該窒化物の表面上
にマスクを形成して、該バイポ−ラトランジスタのエミ
ッタを保護し、且つＮＭＯＳ及びＰＭＯＳトランジスタ
のゲ−トを保護する。塩素化合物でのドライエッチによ
り、図１５に示した構成体が得られる。該エッチは、フ
ィ−ルド酸化物領域上に残留ポリシリコンが残存しない
ように、行われる。
【００２３】該エッチマスクを除去し、且つホトレジス
トマスク１９４を形成して、図１６に示した如く、ＮＭ
ＯＳトランジスタのソ−ス及びドレイン領域４０を露出
させる。軽度にド−プしたドレイン（ＬＤＤ）注入を行
って、ソ−ス及びドレインを、約２０乃至７０ｋｅＶの
範囲内の注入エネルギで、好適には約２０乃至４０ｋｅ
Ｖの範囲内の注入エネルギを使用して、燐等のＮ型ド−
パントで軽度にイオン注入させる。この注入の結果、Ｎ
ＭＯＳゲ−トに自己整合されるソ−ス及びドレイン領域
４０内の正味のド−パント濃度は、約１０17乃至１０19
／cm3の範囲内となる。
【００２４】ホトレジストマスクを除去した後に、図１
７に示した如く、別のマスク１９６を形成し、バイポ−
ラトランジスタ及びＰＭＯＳトランジスタの表面にわた
って例えばＢＦ2等のド−パントを使用してＰ型ＬＤＤ
を形成し、且つＰＭＯＳトランジスタのソ−ス及びドレ
イン及びバイポ−ラトランジスタのベ−ス領域をマスク
によって露出させる。エミッタと自己整合するＰ−領域
３２ａをバイポ−ラトランジスタのベ−ス内に形成し、
且つゲ−トに自己整合しているＰ−領域４４をＰＭＯＳ
トランジスタのゲ−トの周りに形成する。その結果得ら
れる領域３２ａ及び４４内における正味のド−パント濃
度は、約５×１０17乃至１×１０19／cm3の範囲内であ
る。この注入エネルギは、好適には、約４０乃至６０ｋ
ｅＶの範囲内である。
【００２５】図１８に示した如く、エッチマスク２００
を形成し、それは、バイポ−ラトランジスタのベ−スの
１側部を除いて、全ての二酸化物表面を保護する。次い
で、元のエピタキシャル表面下側約０．４ミクロンにお
いて、ベ−ス及びＮ型エピタキシャル層を介して、埋込
層３６に向かって、トレンチ即ち溝２０２が形成される
ように、エッチングを行う。図１９に示した如く、該ト
レンチの底部にＰ型エピタキシャル層が残存する場合に
は、オプションのＮ型注入を行うことが可能である。オ
プションのＰ型注入は、ＢＦ2を使用して、約１０11乃
至１０14の範囲内のド−ズで約４０乃至９０ｋｅＶの注
入エネルギを使用して、実施する。図１８及び１９に示
した如く、その結果得られる構成体は、単一の一体的な
側壁２０１を有しており、それはエミッタコンタクトの
側壁と自己整合しており、且つ本装置の少なくともエミ
ッタ及びベ−ス領域を介して延在している。
【００２６】図２０に示した如く、次いで、当業者に公
知の技術を使用して、表面上に酸化物又はガラス層を約
１００Åの厚さへ成長させる。次いで、この酸化物層の
厚さを、付加的な２，５００乃至５，０００Å付着形成
させることにより増加させて、酸化物層２０４を形成す
る。次いで、該酸化物をエッチバックして、図２１に示
した如く、バイポ−ラエミッタ、ＰＭＯＳ及びＮＭＯＳ
ゲ−ト、及びトレンチの側壁上に一体的な酸化物即ちガ
ラススペ−サ８１，２０６，２０７を残存させる。該ト
レンチの底部を埋込層へエッチングして、コレクタとの
電気的コンタクトを与える。別の実施例においては、米
国特許出願第５０３，４９１号（代理人ドケット番号８
３３２−２３２）に記載されるプロセスによって、ポリ
シリコンの側壁上に選択的に側壁酸化物を形成する。更
に別の実施例においては、側壁酸化物スペ−サの一部
を、該トレンチをエッチングする前に、形成することが
可能であり、且つ該側壁酸化物の残存する部分は、該ト
レンチのエッチングの後に、形成する。
【００２７】次いで、約２，０００Åの厚さを有するド
−プしたＰ型ポリシリコン層２０８を、図２２に示した
如く、表面全体にわたって成長させる。マスク２１４を
表面上に形成して、図２３に示した如く、バイポ−ラコ
レクタコンタクト、ＮＭＯＳソ−ス及びドレインコンタ
クト、及びＰＭＯＳドレインコンタクトの一部を露出さ
せる。図２４に示した如く、ド−パントとして砒素を使
用して、約１０16のド−ズで約３０乃至５０ｋｅＶの注
入エネルギを使用して、Ｎ型注入を実施する。その結
果、バイポ−ラコレクタコンタクト及びＮＭＯＳソ−ス
及びドレインコンタクトにおいて得られるド−パント濃
度は、約１０19乃至１０20／cm3の範囲内である。
【００２８】該ホトレジストマスクを除去し、且つ別の
マスク２１６を形成して、抵抗コンタクト、バイポ−ラ
エミッタコンタクト、及びＰＭＯＳソ−ス及びドレイン
コンタクトを露出させる。ド−パントとしてＢＦ2を使
用し、約６×１０17乃至５×１０18／cm3の範囲内のド
−ズで約２０乃至５０ｋｅＶの注入エネルギを使用し
て、Ｐ型注入を実施する。その結果得られるバイポ−ラ
ベ−スコンタクト及びＰＭＯＳソ−ス及びドレインコン
タクトにおけるド−パント濃度は、約６×１０17乃至５
×１０18／cm3の範囲内である。
【００２９】図２６に示した如く、ホトレジストマスク
を除去し、且つ例えば米国特許第４，７４５，０８７号
等に記載される公知の技術を使用して、表面の平坦化を
実施する。次いで、エッチマスク２２０を形成し、それ
は、図２７に示した如く、ＮＭＯＳ及びＰＭＯＳトラン
ジスタ間の酸化物に到達する迄、該ポリシリコンのエッ
チングを行うことを可能とする。次いで、該エッチマス
クを除去した後に、例えば、チタン、モリブデン、タン
タル、タングステン等の耐火性金属層を、本装置の全表
面上に付着形成する。公知の技術を使用して、該層を加
熱させて、付着形成した金属がポリシリコンとコンタク
トしている領域において金属シリサイドを形成する。次
いで、残存する未反応の金属を、本装置からエッチング
除去する。
【００３０】この製造シ−ケンスにおける最終のステッ
プは、コンタクト孔を与えるためにマスクされた酸化物
層を付着形成するステップを包含している。本装置の表
面上に金属を付着形成し、マスクし、且つ選択した領域
からエッチング除去して、図１に示した装置を完成す
る。別の実施例においては、コンタクト孔をタングステ
ンで充填し、且つエッチバックして、金属相互接続層を
付着形成する前に、平坦な表面を形成する。
【００３１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに、種々の変形が可能であることは勿論であ
る。例えば、自己整合されていない別の実施形態におい
ては、ポリシリコンエミッタコンタクトを形成する前
に、トレンチ、スペ−サ及びコレクタコンタクトを形成
することが可能である。
【図面の簡単な説明】
【図１】 本発明の１実施例に基づいて構成されたＢｉ
ＣＭＯＳ構成体を示した概略断面図。
【図２】 本発明の１実施例に基づいたＢｉＣＭＯＳ装
置を製造する方法の１段階における状態を示した概略
図。
【図３】 本発明の１実施例に基づいたＢｉＣＭＯＳ装
置を製造する方法の１段階における状態を示した概略
図。
【図４】 本発明の１実施例に基づいたＢｉＣＭＯＳ装
置を製造する方法の１段階における状態を示した概略
図。
【図５】 本発明の１実施例に基づいたＢｉＣＭＯＳ装
置を製造する方法の１段階における状態を示した概略
図。
【図６】 本発明の１実施例に基づいたＢｉＣＭＯＳ装
置を製造する方法の１段階における状態を示した概略
図。
【図７】 本発明の１実施例に基づいたＢｉＣＭＯＳ装
置を製造する方法の１段階における状態を示した概略
図。
【図８】 本発明の１実施例に基づいたＢｉＣＭＯＳ装
置を製造する方法の１段階における状態を示した概略
図。
【図９】 本発明の１実施例に基づいたＢｉＣＭＯＳ装
置を製造する方法の１段階における状態を示した概略
図。
【図１０】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図１１】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図１２】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図１３】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図１４】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図１５】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図１６】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図１７】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図１８】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図１９】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図２０】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図２１】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図２２】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図２３】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図２４】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図２５】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図２６】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【図２７】 本発明の１実施例に基づいたＢｉＣＭＯＳ
装置を製造する方法の１段階における状態を示した概略
図。
【符号の説明】
１０ バイポ−ラトランジスタ １２ ＮＭＯＳトランジスタ １４ ＰＭＯＳトランジスタ １６ ＣＭＯＳ構成体 １８ 基板 ３０ エミッタ ３２ ベ−ス ３４ コレクタ ３６ 埋込層 ８１ 側壁酸化物領

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 バイポ−ラトランジスタにおいて、 a)第１導電型のコレクタ領域、 b)前記コレクタ領域上方に位置された第２導電型のベ−
    ス、 c)前記ベ−ス上方に位置された第１導電型のエミッタ、 d)前記エミッタ、ベ−ス、コレクタの側壁に沿って延在
    する溝、 e)前記溝内の前記エミッタ、ベ−ス、コレクタに体する
    第１の一体的な隣接する絶縁性側壁、 を有することを特徴とするバイポ−ラトランジスタ。
  2. 【請求項２】 請求項１において、前記コレクタ領域が
    埋込層上方に位置されたコレクタを有することを特徴と
    するバイポ−ラトランジスタ。
  3. 【請求項３】 請求項２において、前記溝及び前記第１
    側壁が前記コレクタを介して前記埋込層へ延在すること
    を特徴とするバイポ−ラトランジスタ。
  4. 【請求項４】 請求項２において、前記溝の底部から前
    記埋込層へ延在する第１導電型の注入を有することを特
    徴とするバイポ−ラトランジスタ。
  5. 【請求項５】 請求項１において、更に、前記エミッタ
    上方に位置した第１導電型のエミッタコンタクトを有す
    ることを特徴とするバイポ−ラトランジスタ。
  6. 【請求項６】 請求項５において、前記溝及び前記第１
    側壁が前記エミッタコンタクトに沿って延在しているこ
    とを特徴とするバイポ−ラトランジスタ。
  7. 【請求項７】 請求項５において、更に、前記ベ−ス上
    方に位置した第２導電型のベ−スコンタクトを有するこ
    とを特徴とするバイポ−ラトランジスタ。
  8. 【請求項８】 請求項７において、更に、前記エミッタ
    コンタクトと前記ベ−スコンタクトとの間に位置された
    第２の一体的な隣接した絶縁性側壁を有することを特徴
    とするバイポ−ラトランジスタ。
  9. 【請求項９】 請求項１において、前記第１側壁が二酸
    化シリコンから構成されていることを特徴とするバイポ
    −ラトランジスタ。
  10. 【請求項１０】 請求項１において、前記第１及び第２
    側壁が二酸化シリコンから構成されていることを特徴と
    するバイポ−ラトランジスタ。
  11. 【請求項１１】 バイポ−ラトランジスタにおいて、 a)第１導電型の埋込層、 b)前記埋込層上方に位置された第１導電型のコレクタ、 c)前記コレクタ上方に位置された第２導電型のベ−ス、 d)前記ベ−ス上方に位置された第１導電型のエミッタ、 e)前記エミッタ上方に位置された第１導電型のエミッタ
    コンタクト、 f)前記エミッタ、ベ−ス、コレクタに沿って延在する
    溝、 g)前記溝内で前記エミッタ、ベ−ス、コレクタに対して
    の第１の一体的な隣接する絶縁性側壁、 h)前記ベ−ス上方に位置された第２導電型のベ−スコン
    タクト、 i)前記エミッタコンタクトと前記ベ−スコンタクトとの
    間に位置された第２の一体的な隣接する絶縁性側壁、 を有することを特徴とするバイポ−ラトランジスタ。
  12. 【請求項１２】 バイポ−ラトランジスタを製造する方
    法において、 a)第１導電型のコレクタ領域を形成し、 b)前記コレクタ領域上方に第２導電型のベ−スを形成
    し、 c)前記ベ−ス上方に第１導電型のエミッタを形成し、 d)前記エミッタの一部の上にエッチングマスクを形成
    し、 e)前記エッチングマスクによって被覆されていない表面
    を前記ベ−ス下側の深さへエッチングして、その際に溝
    を設け、 f)少なくとも前記溝上に酸化物層を形成し、 g)前記酸化物層をエッチングして前記コレクタ領域の一
    部を露出させ、その際に前記コレクタ領域の上表面下側
    から前記エミッタへ延在する側壁を設け、 h)前記コレクタ領域の前記露出部分へコレクタコンタク
    トを形成する、上記各ステップを有することを特徴とす
    る方法。
  13. 【請求項１３】 請求項１２において、前記コレクタ領
    域を形成するステップにおいて、第１導電型の埋込層を
    形成し、且つ前記埋込層上方に第１導電型のコレクタを
    形成することを特徴とする方法。
  14. 【請求項１４】 請求項１３において、更に、酸化物層
    を形成する前に前記埋込層に対し前記溝の底部内に第１
    導電型を注入するステップを有することを特徴とする方
    法。
  15. 【請求項１５】 請求項１３において、前記溝をエッチ
    ングするステップが、前記コレクタ下側の深さにエッチ
    ングすることを特徴とする方法。
  16. 【請求項１６】 請求項１２において、更に、前記エミ
    ッタ上方に第１導電型のエミッタコンタクトを形成する
    ステップを有することを特徴とする方法。
  17. 【請求項１７】 請求項１６において、エミッタコンタ
    クトを形成するステップを前記溝をエッチングするステ
    ップの前に実施することを特徴とする方法。
  18. 【請求項１８】 請求項１６において、更に、前記ベ−
    スの上方に第２導電型のベ−スコンタクトを形成するス
    テップを有することを特徴とする方法。
  19. 【請求項１９】 請求項１８において、更に、前記エミ
    ッタコンタクトと前記ベ−スコンタクトとの間に一体的
    な隣接する絶縁性側壁を形成するステップを有すること
    を特徴とする方法。
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