JPH0454472A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置の電気的特性試験を行うための半
導体試験装置の構造に関するものである。

（従来の技術） 従来、このような半導体試験装置には、被試験装置（Ｄ
ＵＴ＞を−度に一つしか測定できず並列測定機能を持た
ない装置と、被試験装置２個までの並列測定機能を有す
る装置とがある。この被試験装置２個までの並列測定が
可能な半導体試験装置では、最大テストピン数を２分割
にしてそのそれぞれを２個の被試験装置に同数ずつ用い
てテストを行うオペレーションシステム（○、Ｓ）を採
用しており、そのオペレーションシステムによって被試
験装置の試験結果（ＰＡＳＳ、ＦＡＩＬ＞の判定を行っ
ている。その−構成例を第２図及び第３図に示す。

第２図は、従来の半導体試験装置の構成ブロック図、第
３図は、第２図中のピン回路の回路プロ／り図である。

この半導体試験装置は、２個並列測定機能を有し、例え
ば入力端子ＩＮ、出力端子○ＵＴＩ、０ＵＴ２、及び電
源端子ＰＯＷＥＲを被テスト端子としてそれぞれが有す
る被試験装置１，２に対して電気的測定により試験を行
って良否の判定を行うものであって、データバスＮ１を
介して互いに接続されるメモリ１１、制御部１２、パタ
ーンジェネレータ１３、電源回路１４，１５、レジスタ
１６．１７、及びピンカード１８を有すると共に、レジ
スタ１６．１７及びピンカード１８間にそれぞｈ接続さ
れるＯＲ回路１９．２０を有している。

メモリ１１は、被試験装置１．２に対するテストプログ
ラムを格納する機能を有している。

制御部１２は、メモリ１１に格納されたテストプログラ
ムに基づいて被試験装置１．２に対する試験の実行制御
を行い所定の制御信号Ｓ１を出力するものであり、中央
処理袋Ｗ（以下、ＣＰＵという）等を有している。

パターンジェネレータ１３は、制御信号Ｓ１により所定
のタイミングで予め設定された入力テストパターンＡＩ
、出力期待値テストパターンＬ１、及び出力期待値チエ
ツクストローブＭ１を発生させるものである。

電源図Ｊｉ＠１４．１５は、それぞれ被試験装置１゜２
に対して電源供給を行うための回路であり、それぞれ内
部に電流計測回路を備えている。

レジスタ１６．１７は、出力期待値チエツクストローブ
Ｍ１により所定のタイミングでデータ保持を行う機能を
有している。

ピンカード１８は、例えば１２８個のピン回路１８−１
〜１８−１２８で構成されており、各ピン回路の構成は
、例えば第３図に示すように入力ドライバ回路１８ａ、
出力コンパレータ回路１８ｂ、排他的論理和（以下、Ｆ
ＯＲという）ゲート１８ｃ、制御信号Ｓ１によって切換
え制御されるスイッチ１８ｄ、及びテストピン１８ｅで
構成されている。ここで、入力ドライバ回Ｆ４１８　ａ
及び出力コンパレータ１８ｂは、スイッチ１８ｄの切換
えに応じてそれぞれ基準電圧ＶＩＯ，ＶＯ２に基づき電
圧レベルの変換を行うものである。入力ドライバ回路１
８ａの入力側には、基準電圧■ｏ１と共に入力テストパ
ターンＡ１が接続されている。また、ＥＯＲゲート１８
ｃの入力（Ｊｌ！１４こは、出力コンパレータ１８ｂの
出力と共に、出力期待値テストパターンＬ１が接続され
ている。

ＯＲゲート１９は、その人力１則にピン回路１８−１〜
１８−６４の各ＥＯＲゲート１８ｃの出力が接続されて
いる。また、ＯＲゲート２０は、その人カイ則にピン回
ＪｉＪ１８−６５〜１８−１２８の各ＥＯＲゲート１８
ｃの出力が接続されている。

次に、以上のように構成される半導体試験装置により被
試験装置１．２の試験を行う場合の動作を説明する。

先ず、被試験装置１．２を半導体試験装置にセットする
。即ち、被試験装置１の入力端子ＩＮをピン回路１８−
１のテストピン１８ｅに接続し、出力端子０ＵＴＩ、０
ＵＴ２をそれぞれピン回路１８−２及び１８−６４のテ
ストピン１８ｅに接続すると共に、電源端子ＰＯＷＥＲ
を電源回路１４に接続する。同様にして、被試験装置２
の入力端子ＩＮをピン回路１８−６５のテストピン１８
ｅに接続し、出力端子０ＵＴＩ、０ＵＴ２をそれぞれピ
ン回路１８−６６及び１８−１２８のテストピン１８ｅ
に接続すると共に、電源端子ＰＯＷＥＲを電源回路１５
に接続する。

次に、制御部１２がメモリ１１内に格納されたテストプ
ログラムをロードすると、電源図Ｂ１４゜１５により所
定の電源電圧が被試験装置１．２の電源端子ＰＯＷＥＲ
に入力される。また、パターンジェネレータ１３により
入力テストパターンＡ１が発生され、その入力テストパ
ターンＡ１は、ピン回Ｂ１８−１．１８−６５にそれぞ
れ入力され、それぞれの入力ドライバ回路１８ａによっ
て電圧レベル変換が施され、入力信号Ｓｉｎとして被試
験装置１．２の入力端子ＩＮにそれぞれ入力される。入
力信号Ｓｉｎの入力により、被試験装置１，２は、所定
の機能を果たし、それぞれ出力端子０ＵＴＩ、０ＵＴ２
より出力信号５ｏｕｔｌ。

５ｏｕｔ２を出力する。

各被試験装置１，２の出力信号５ｏｕｔｌは、それぞれ
ピン回＆Ｊ１８−２．１８−６６の出力コンパレータ１
８ｂを介してＥＯＲゲート１８ｃに入力され、各被試験
装置１．２の出力信号５ｏｕｔ２は、それぞれピン回Ｈ
＠１Ｂ−６４，１８−１２８の出力コンパレータ１８ｂ
を介してＥＯＲゲート１８ｃに入力される。この時、パ
ターンジェネレータ１３から、ピン回路１８−２．１８
−６６のＥＯＲゲート１８ｃと、ピン回路１８−６４゜
１８〜１２８のＥＯＲゲート１８Ｃとに、それぞれ出力
期待値テストパターンＬ１が出力される。

ピン回１１８−２．１８−６６とピン回路１８６４．１
８−１２８の各ＥＯＲゲート１８ｃは、被試験装置１．
２からの出力信号５ｏｕｔｌまなは５ｏｕｔ２と、その
それぞれに対応する出力期待値テストパターンＬ１とを
比較して、その比較結果を端子出力判定信号Ｓｊ１〜Ｓ
ｊ４として出力する。ここで、例えば入力テストパター
ンＡ１を適宜設定することにより、被試験装置１．２か
良品であれば出力信号５ｏｕｔｌ、５ｏｕｔ２がハイレ
ベルとなり、それぞれに対応した出力期待値テストパタ
ーンＬ１かハイレベルとなるように設定しておく。よっ
て、出力信号５ｏｕｔｌ、５ｏｕｔ２の出力が正常であ
れば、各端子出力判定信号Ｓｊｌ〜Ｓｊ４はローレベル
となる。

さらに、端子出力判定信号Ｓｊ１．Ｓｊ２はＯＲゲート
１９に入力され、端子出力判定信号Ｓｊ３、Ｓｊ４はＯ
Ｒゲート２０に入力される。さらに、ＯＲゲート１９．
２０の出力は、制御信号Ｓ１に基づきパターンジェネレ
ータ１３から出力される期待値チエツクストローブＭ１
により所定のタイミングでそれぞれレジスタ１６．１７
によって保持され、レジスタ１６．１７の出力によりそ
れぞれ被試験装置１．２の良否の判定が行われる。

即ち、レジスタ１６．１７の出力のレベルが、例えばロ
ーレベルの場合に良品（ＰＡＳＳ）　、ハイレベルの場
合に不良品（ＦＡＩＬ）と判定する。

ここで、被試験装置１．２の各電源端子ＰＯＷＥＲにつ
いても電源回路１４．１５内の電流計測回路による電流
測定等を行い、その測定に基づくデータが被試験装置１
．２の良否の判定材料として付加される。

（発明が解決しようとする課題） しかしながら、上記構成の半導体試験装置では、次のよ
うな課題があった。

従来の半導体試験装置では、ピン回路１８−１〜１８−
１２８を２分割して、ピン回路１８−１１〜１８−６４
と、ピン回路１８−６５〜１８−１２８とを、それぞれ
一つの被試験装置に対して割り当てて、電気的測定等に
より試験を行うオペレーションシステムを採用している
ため、予め決められた並列測定個数、即ち一度に測定可
能な被試験装置の個数は、例えば２個である。そのため
、被試験装置の被テスト端子数が少ないような場合でも
、並列測定可能な被試験装置の個数は２個であり、３個
以上の多数個並列測定ができなかった。

そこで、並列測定可能な被試験装置の個数を増やすため
に、ピン回路１８−１１〜１８−１２８を、Ｎ分割（Ｎ
２２）することが考えられる。ところが、分割数Ｎが大
きくなればなるほど、並列測定個数は増やすことができ
るが、被試験装置の被テスト端子の許容数が少なくなり
、測定可能な被試験装置の種類が限定されてしまう。

本発明は、前記従来技術が持っていた課題として、測定
可能な被試験装置の並列測定個数及び被テスト端子数が
固定されている点について解決した半導体試験装置を提
供するものである。

（課題を解決するための手段） 本発明は、前記課題を解決するために、複数の被テスト
端子を持つ被試験装置に対するテストプログラムを格納
するメモリと、前記テストプログラムに基づき所定の制
御信号を出力する制御部と、前記制御信号に基づきテス
トパターンを発生するパターンジェネレータと、前記テ
ストパターンに応じた前記被試験装置の出力信号に基づ
き該出力信号毎の端子出力判定信号を出力する端子出力
判定回路とを、備え、前記端子出力判定信号に基づき前
記被試験装置の良否の判定を行う半導体試験装置におい
て、次のような手段を講じたものである。

即ち、前記被試験装置の並列測定個数の書込み命令及び
前記複数の被テスト端子中の所定の被テスト端子数の書
込み命令をテストプログラムヘッダ情報として前記メモ
リに格納すると共に、前記各端子出力判定信号をそれぞ
れ記憶する第１の記憶手段と、前記並列測定個数の書込
み命令に基づき前記被試験装置の並列測定個数を記憶す
る第２の記憶手段と、前記所定の被テスト端子数の書込
み命令に基づき前記所定の被テスト端子数を記憶する第
３の記憶手段とを設けたものである。

（作用〉 本発明によれば、以上のように半導体試験装置を構成し
たので、テストプログラムヘッダ情報として格納された
前記並列測定個数の書込み命令に基づいて前記第２の記
憶手段に前記被試験装置の並列測定個数が書込ｔｈる。

さらに、前記所定の被テスト端子数の書込み命令に基づ
いて前記第３の記憶手段に前記所定の被テスト端子数が
書込まれる。ここで、前記所定の被テスト端子Ｒは、例
えば前記複数の被テスト端子のうち、前記端子出力判定
回路に接続される被テスト端子の数で規定される。

前記パターンジェネレータによって発生されたテストパ
ターンが前記被試験装置に入力され、そのテストパター
ンに応じた出力信号が前記被テスト端子のいずれかから
出力されると、前記端子出力判定回路により、その出力
信号が出力された各被テスト端子毎にそれぞれの出力信
号に対する判定が行われ、その各被テスト端子毎、即ち
各出力信号毎に端子出力判定信号が出力される。この端
子出力判定信号は、それぞれ個別に前記第１の記憶手段
に記憶される。

これにより、前記制御部等は、前記第２及び第３の記憶
手段内に記憶された並列測定個数及び所定の被テスト端
子数の情報に基づき、例えば前記第１の記憶手段内にそ
れぞｈ記憶さｈた各端子出力判定信号を評価するなどし
て前記被試験装置の良否の判定を行う。

従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の実施例を示す半導体試験装置の概略
の構成ブロック図である。

この半導体試験装置は、複数の被テスト端子を有する被
試験装置に対して電気的測定を行い、その各測定項目毎
にそれぞれの被試験装置について試験して各被試験装置
の良否の判定を行うためのものであり、データバスＮｉ
ｌによって互いに接続されたメモリ３１、制御部３２、
パターンジェネレータ３３、電源回路３４−１〜３４−
５、端子出力判定回路であるピンカード３５、第１の記
憶手段であるレジスタ回路３６、第２の記憶手段である
レジスタ３７、第３の記憶手段であるレジスタ３８を有
している。

メモリ３１は、テストプログラムヘッダ情報として、被
試験装置の並列測定個数及び所定の被テスト端子数の書
込み命令が設けられたテストプログラムを格納する機能
を有し、例えばＲＡＭ等によって構成されている。

制御部３２は、メモリ３１のテストプログラムを実行し
て所定の制御信号Ｓｌｌを各部に出力することにより、
被試験装置４１−１〜４１−５の電気的測定を行ってそ
の良否の判定を行う試験を制御する機能を有し、ＣＰＵ
等で構成されている。

パターンジェネレータ３３は、例えば予め作成さｈ７′
、−パターンプログラムにより、制御信号Ｓ１１に基づ
いて出力のタイミング等のタイミング情報が制御される
入力テストパターンＡｌ　ｌ、期待値テストパターンＬ
１１、及び期待値チエツクストローブＭｌｌを発生する
ものである。

電源図！！！４３４−１〜３４−５は、ぞれぞれ電流計
測回路等を備え、制御信号Ｓｌｌによって電源情報が制
御されるものであり、被試験装置に電源供給を行うと共
に、被試験装置に流れる電流測定等を行う機能を有して
いる。

ピンカード３５は、テストプログラムに基づく制御信号
Ｓｌｌにより、各部切換えモード等のピンカード情報の
制御が施される複数のピン回路３５−１〜３５−ｎで構
成されている。その各ピン回路３５−１〜３５−ｎは、
例えば第３図のピン回路と同様に構成されて、制御信号
Ｓｌｌに基づいて、入力テストパターンＡｌｌを入力信
号Ｓｉｎとして被試験装置へ出力する入力ドライバモー
ドか、あるいは被試験装置からの出力信号５ｏｕｔを入
力する出力コンパレータモードかにスイッチ１８ｅによ
り切換えられると共に、出力コンパレータモードの場合
には、例えばＥＯＲゲート１８Ｃにより、出力信号５ｏ
ｕｔと出力期待値テストパターンＬｌｌを比較すること
により出力信号５ｏｕｔの出力が正常か否かを判定して
その判定結果を端子出力判定信号Ｓｊとして出力する機
能を有している。

レジスタ回路３６は、例えば複数のフリップフロップ３
６−１〜３６−ｎで構成され、各フリップフロップ３６
−１〜３６−ｎには、各ピン回路３５−１〜３５−ｎの
各端子出力判定信号Ｓｊが入力されており、各フリップ
フロップ３６−１〜３６−ｎの出力は、パターンジェネ
レータ３３の出力期待値チエツクストローブＭｌｌによ
りそれぞれが所定のタイミングでラッチされる構成にな
っている。

レジスタ３７は、例えば複数のフリップフロップ等を用
いて構成され、メモリ３１に格納された並列測定個数の
書込み命令に基づく制御部３２の制御により被試験装置
の並列測定個数を記憶する機能を有している。

レジスタ３８は、例えば複数のフリップフロップ等を用
いて構成され、メモリ３１に格納された所定の被テスト
端子数の書込み命令に基づく制御部３２の制御により被
試験装置の被テスト端子数を記憶する機能を有している
。

以上のように構成される半導体試験装置を用いて、例え
ば被試験装置４１−１〜４１−５に対して並列測定個数
５個の試験を行う場合の動作について説明する。ここで
、被試験装置４１−１〜４１−５は、各々電源端子ＰＯ
ＷＥＲ、グランド端子ＧＮＤ、入力端子ＩＮ、出力端子
０ＵＴＩ、０ＵＴ２を有している。

先ず、各被試験装置４１−１〜４１−５の各グランド端
子ＧＮＤを接地し、被テスト端子として電源端子ＰＯＷ
ＥＲ１入力端子ＩＮ及び出力端子０ＵＴ１０ＵＴ２の４
ピンを設定する。次に、被試験装置４１−１〜４１−５
の各電源端子ｐ。

ＷＥＲをそれぞれ電源回路３４−１〜３４−５に接続し
、試験装置４１−１〜４１−５の各入力端子ＩＮをそれ
ぞれピン回路３５−１．３５−４゜３５−７．３５−１
０．３５−１３の各テストとン１８ｅに接続する。さら
に、被試験装置４４１〜４４−５の各出力端子０ＵＴＩ
は、それぞれピン回路３５−２．３５−５．３５−８．
３５−１１．３５−１４の各テストピン１８ｅに接続し
、各出力端子０ＵＴ２は、それぞれピン回路３５−３　
３５−６．３５−９．３５−１２．３５−１５の各テス
トピン１８ｅに接続する。

ここで、被試験装置４１−１〜４１−５のそれぞれの被
テスト端子数はｒ４．であるが、その内端子出力判定回
路であるピンカード３５に接続される被テスト端子であ
る入力端子ＩＮ及び出力端子０ＵＴＩ、０ＵＴ２の数ｒ
３．を所定の被テスト端子数ｍ２として設定する。

また、予めテストプログラムをメモリ３１に格納してお
き、そのテストプログラムにテストプログラムヘッダ情
報として並列測定個数の書込み命令と、所定の被テスト
端子数の書込み命令とを設けておく。

その後、制御部３２の制御等により、メモリ３１内のテ
ストプログラムにより被試験装置４１１〜４１−５の試
験が次のように行われる。

先ず、制御部３２から制御信号Ｓｌｌが出力され、その
制御信号Ｓｌｌに基づいて、並列測定個数及び所定の被
テスト端子数の書込み命令により、レジスタ３７に並列
測定個数ｍｌ（本実施例では、「５」）が書込まれ、レ
ジスタ３８に所定の被テスト端子数ｍ２（本実施例では
、「３」）が書込まれる。各電源回！！ｌ３４−１〜３
４−５から被試験装置４１−１〜４１−５の各電源端子
ＰＯＷＥＲに電源供給が行われ、パターンジェネレータ
３３から入力テストパターンＡｌｌが出力される。

この入力テストパターンＡｌｌは、予め設定したパター
ンプログラムによって入力ドライバモードのピン回路３
５−１．３５−４．３５−７．３５＝１０．３５−１３
に入力される。すると、ピン回路３５−１．３５−４．
３５−７．３５−１０゜３５−１３は、それぞれ同一の
入力テストパターンＡｌｌを入力し、入力テストパター
ンＡｌｌを被試験装置４１−１〜４１−５に適した電圧
レベルを持つ入力信号Ｓｉｎに変換し、それぞれ被試験
装置４１−１〜４１−５の入力端子ＩＮに出力する。

入力信号Ｓｉｎを入力した各被試験装置４１−１〜４１
−５は、それぞれ所定の機能を果たし、各出力端子○Ｕ
ＴＩから出力信号５ｏｕｔｌを出力し、各出力端子０Ｕ
Ｔ２から出力信号Ｓｏｕ　ｔ２を出力する。この各出力
信号５ｏｕｔｌ及び５ｐｕｔ２は、それぞれ出力コンパ
レータモードのピン回ｎ３５−２．３５−５．３５−８
．３５１１．３５−１４と、出力コンパレータモードの
ピン回路３５−３．３５−６．３５−９．３５１２．３
５−１５とに入力さｈる。

各出力信号５ｏｕｔｌまなは５ｏｕｔＺ！を入力した各
ピン回路では、それぞれ入力した出力信号３ｏｕｔｌま
たは５ｏｕｔ２に対してそれぞ九の出力コンパレータ１
８ｂにより所定の電圧レベルの変換を施し、その出力信
号５ｏｕｔｌまたは５ｏｕｔ２がそれぞれのＥＯＲゲー
ト１８ｃへ入力される。この時、各ＥＯＲゲート１８ｃ
には、出力信号５ｏｕｔｌまたは５ｏｕｔ２の他に、そ
れぞれ入力した出力信号５ｏｕｔｌまたは５ｏｕｔ２に
対応した期待値テストパターンＬｌｌが入力される。こ
れにより、各ピン回路３５−２．３５−３．３５−５．
３５−６．３５−８．３５−９゜３５−１１．３５−１
２．３５−１４．３５−１５からそれぞれ端子出力判定
信号Ｓｊ　１１〜５ｊ２０がレジスタ回路３６へ出力さ
れる。

二二で、端子出力判定信号Ｓｊ　１１〜５ｊ２０は、被
試験装置４１−１〜４１−５が良品の時にそれぞれの出
力信号５ｏｕｔｌ、５ｏｕｔ２がハイレベルとなるよう
に例えば入力テストパターンＡｌ１等を設定し、従って
それに対応した期待値テストパターンＬｌｌをハイレベ
ルと設定しておくことにより、被試験装置４１−１〜４
１−５が正常であればローレベルとなる。

この端子出力判定信号５ｊｌｌ〜５ｊ２０をそれぞれ入
力したレジスタ回路３６のフリップフロップ３６−２．
３６−３．３６−５．３６−６゜３６−８．３６−９．
３６−１１．３６−１２３６−１４．３６−１５は、各
端子出力判定信号５ｊｌｌ〜５ｊ２０をパターンジェネ
レータ３３からの期待値チエツクストローブＭｌｌに基
づきそれぞれ所定のタイミングでラッチする。この各フ
リップフロップ３６−２．３６−３．３６−５゜３６−
６．３６−８．３６−９．３６−１１．３６−１２．３
６−１４．３６−１５の各出力を制御部３２か各測定項
目毎にデータバスＮｉｌを介して読み出すことにより、
被試験装’１１４１　１〜４１−５毎のテスト判定が行
われる。この際、制御部３２は、レジスタ３７．３８に
それぞれ格納された並列測定個数及び所定の被テスト端
子数の情報に基づき、フリップフロップ３６−２．３６
−３の出力が被試験装置３１−１についての試験データ
と判断し、フリップフロップ３６−５．３６−６、フリ
ップフロップ３６−８．３６−９、フリップフロップ３
６−１１．３６−１２、及びフリップフロップ３６−１
４．３６−１５の出力ついても、それぞれ被試験装置４
１−２，４１３．４１−４．４１−５についての試験デ
ータと判断して並列測定結果処理を実行する。

また、被試験装置４１−１〜４１−５の電源関係につい
ての試験は、例えば制御部３２が各電源回路３４−１〜
３４−５に設けた電流計測回路の出力をデータバスＮｉ
ｌを介して読み出すことによって行われる。このように
して、各被試験装置４１−１〜４１−５毎のテスト判定
を行え、良品（ＰＡＳＳ）か不良品（ＦＡＩＬ）かの判
定かなされる。

本実施例では、次のような利点を有している。

即ち、本実施例では、レジスタ回路３６を設けたので、
ピンカード３５から出力される端子出力判定信号Ｓｊを
それぞれフリップフロップ３６−１〜３６−ｎに個別に
記憶させることができる。さらに、メモリ３１に格納す
るテストプログラムにテストプログラムヘッダ情報とし
て並列測定個数及び所定の被テスト端子数の書込み命令
を設けると共に、レジスタ３７．３８を設けたので、各
書込み命令によってレジスタ３７に並列測定個数を、レ
ジスタ３８に所定の被テスト端子数をそれぞれ記憶させ
ることができる。

そのため、レジスタ３７．３８内の情報に基づきレジス
タ回路３６内の個々の端子出力判定信号Ｓｊが被試験装
置４１−１〜４１−５のいずれのものなのかを判断でき
、各測定項目毎にレジスタ回２８３６の内容を読み出す
ことにより、各被試験装置４１−１〜４１−５のテスト
判定を行える。

従って、ピン回２４３５−１〜３５−ｎの個数、即ちピ
ンカード３５のテストピン数ｎの範囲内で、ｎ≧ｍｌ（
並列測定個数）Ｘｍ２（所定の被テスト端子数）の条件
を満たすような任意の組み合わせでｍｌ、ｍ２を設定で
きる。よって、本実施例の半導体試験装置では、無駄が
なく効率の良い試験を容易に行うことができる。

なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。

（Ａ）上記実施例の半導体試験装置は、ピンカード３５
及びレジスタ回路３６等の構成の変更が可能である。例
えばピンカード３５は、第３図に例示したピン回路の構
成を変更してもよい。また、ピンカード３５は、各ピン
回路３５−１〜３５−ｎに他の回路、例えば電流計測回
路を備えた電源回路をそれぞれ設けた構成にしてもよい
。その場合には、スイッチ１８ｅの切換えを増やし、そ
れを制御信号Ｓｌｌにより切換え制御し、各ピン回路３
５−１〜３５−〇の機能を、入力信号Ｓｉ力の出力、出
力信号５ｏｕｔｌまた１ｉＳｏｕｔ２の入力、あるいは
電源供給等に切換えるように構成すればよい。また、そ
の変更に応じて、レジスタ３８に格納する所定の被テス
ト端子数ｍ２も例えば４に変更される。

さらには、ピンカード３５は、出力信号５ｏｕｔに対応
した端子出力判定信号Ｓｊを出力するためのＥＯＲゲー
トＬ８ｃと、入力ドライバ回￥４１８ａ及び出力コンパ
レータ１８ｂとを一緒に設けて構成したが、これらはそ
れぞれ個別に設ける構成にしてもよい。また、端子出力
判定信号Ｓｊを出力する手段としては、ＥＯＲゲート１
８ｃを用いる以外の構成にしてもよい。

（Ｂ）上記実施例では、並列測定個数ｍ１が５で、所定
の被テスト端子数ｍ２が３の場合について説明したが、
並列測定個数ｍ１及び所定の被テスト端子数ｍ２は、そ
れぞれｍｌＸｍ２≦ｎの範囲内で任意の組み合わせで変
更が可能である。それに応じてメモリ３１にテストプロ
グラムヘッダ情報として設けられる各書込み命令の内容
も適宜変更される。

（Ｃ）上記実施例において、パターンジェネレータ３３
の入力テストパターンＡ１１、出力期待値テストパター
ンＬ１１、及び出力期待値チエツクストローブＭｌｌの
出力は、レジスタ３７．３８内の情報ｌ：基づいて行う
ように設定するようにしてもよい。

（Ｄ）上記実施例では、それぞれ第１、第２及び第３の
記憶手段であるレジスタ回路３６及びレジスタ３７．３
８をフリップフロップで構成する場合について説明した
が、これらは、フリップフロップ以外のものを用いて構
成にしてもよい。さらに、第１、第２及び第３の記憶手
段として、レジスタ以外の手段を用いてもよい。また、
第１、第２、及び第３の記憶手段の変更に応じて期待値
チエツクストローブＭｌｌの出力の方法や、制御部３２
による端子出力判定信号Ｓｊの読み出し方法等を上記実
施例以外の方法で構成してもよい。

（Ｅ）上記実施例において例示した試験の方法は種々の
変更が可能である。例えば、出力信号５Ｏｕｔｌ、５ｏ
ｕｔ２、出力期待値テストパターンＬｌｌ、及び端子出
力判定信号Ｓｊ等の論理レベルの設定は適宜変更可能で
ある。

（発明の効果） 以上詳細に説明したように、本発明によれば、前記第１
、第２及び第３の記憶手段を設け、かつ前記メモリにテ
ストプログラムヘッダ情報として並列測定個数及び所定
の被テスト端子数の書込み命令を設けたので、各書込み
命令によって前記第２及び第３の記憶手段に記憶された
情報に基づき、前記第１の記憶手段に記憶された各端子
出力判定信号のうち、それぞれの被試験装置から出力さ
れたものを判断して読出すことができる。

従って、本実施例の半導体試験装置では、被試験装置の
並列測定個数及び前記所定の被テスト端子数の設定を所
定の範囲で任意に行うことができ、これにより、無駄が
なく効率の良い被試験装置に対する試験を容易に実行す
ることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体試験装置の構成ブ
ロック図、第２図は従来の半導体試験装置の構成ブロッ
ク図、第３図は第２図中のピン回路の回路ブロック図で
ある。 ３１・・・メモリ、３２・・・制御部、３３・・・パタ
ーンジェネレータ、３５・・・ピンカード、３６・・・
レジスタ回路、３７．３８・・・レジスタ、４１−１〜
４１−５・・・被試験装置、Ｓｌｌ・・・制御信号、Ａ
ｌｌ・・・入力テストパターン、Ｓｉｎ・・・入力信号
、Ｓｏυｔｌ、５ｏｕｔ２−＝−出力信号、５ｊｌｌ〜
５ｊ２０・・・端子出力判定信号。

Claims (1)

1. 【特許請求の範囲】 　複数の被テスト端子を持つ被試験装置に対するテスト
   プログラムを格納するメモリと、 前記テストプログラムに基づき所定の制御信号を出力す
   る制御部と、 前記制御信号に基づきテストパターンを発生するパター
   ンジェネレータと、 前記テストパターンに応じた前記被試験装置の出力信号
   に基づき該出力信号毎の端子出力判定信号を出力する端
   子出力判定回路とを、備え、前記端子出力判定信号に基
   づき前記被試験装置の良否の判定を行う半導体試験装置
   において、前記被試験装置の並列測定個数の書込み命令
   及び前記複数の被テスト端子中の所定の被テスト端子数
   の書込み命令をテストプログラムヘッダ情報として前記
   メモリに格納し、 前記各端子出力判定信号をそれぞれ記憶する第１の記憶
   手段と、 前記並列測定個数の書込み命令に基づき前記被試験装置
   の並列測定個数を記憶する第２の記憶手段と、 前記所定の被テスト端子数の書込み命令に基づき前記所
   定の被テスト端子数を記憶する第３の記憶手段とを、 設けたことを特徴とする半導体試験装置。