JPH0454554A - マルチプロセッサシステムにおける外部記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ｔｌｌ要］ 分散制御システムを構成するメインプロセッサと複数の
コールプロセッサよりなるマルチプロセッサシステムに
おけるＦＭ　（Ｆ　ｉ　ｌ　ｅ　　Ｍｅｍ。

ｒｙ；外部記憶装置）制御装置に関し、マルチプロセッ
サシステムにおいて、自プロセッサ内の外部記憶装置か
使用不能になっても処理を続行できるようにすることを
目的とし、システムを分散制御する複数のコールプロセ
ッサと、これらのコールプロセッサを制御するメインプ
ロセッサとが相互接続され、これらプロセッサにはそれ
ぞれ主記憶装置及び外部記憶装置が内蔵され、これら主
記憶装置及び外部記憶装置上にプログラム情報やシステ
ム制御情報を格納することにより、システムを動作させ
るようにしたマルチプロセッサシステムであって、主記
憶装置内でプログラム情報やシステム制御情報の更新、
追加及び転送を自プロセッサに備える外部記憶装置を経
由して行う場合において、プロセッサ内の制御部が外部
記憶装置の空き領域が使用不能になったことを検出した
ら、制御部は互いに他のプロセッサの外部記憶装置の空
き領域に主記憶装置から読出した情報及び／又は外部情
報を格納するようにして、常時処理続行を保持し１効率
的にプログラム情報やシステム制御情報の更新、追加及
び転送を行えるように構成する。

［産業上の利用分野］ 本発明は分散制御システムを構成するメインプロセッサ
と複数のコールプロセッサよりなるマルチプロセッサシ
ステムにおける外部記憶（Ｆｉｌｅ　　Ｍｅｍｏ　ｒＶ
）制御装置に関する。

システムを分散制御する複数のコールプロセッサと、こ
れらのコールプロセッサを制御するメインプロセッサと
が相互接続され、これらプロセッサにはそれぞれ主記憶
装置及び外部記憶装置が内蔵され、これら主記憶装置及
び外部記憶装置上にプログラム情報やシステム制御情報
を格納することにより、システムを動作させるようにし
たマルチプロセッサシステムが存在する。この種のシス
テムでは、保守運用上の連続運転中に大量のデータ更新
やデータ転送を行う際にシステムとしてＦＭの空き領域
を効率的に運用する必要がある。

［従来の技術］ 第４図はマルチプロセッサシステムの従来構成例を示す
ブロック図である。１個のメインプロセッサ（ＭＰＲ）
１０と複数のコールプロセッサ（ＣＰＲ）２０かバスと
チャネル・ツΦチャネルアダプタ（ＣＣＡ）３０を介し
て相互接続されている。図では、ＣＰＲ２０が２個接続
されている例を示す。チャネルアダプタ３０はＭＰＲＩ
Ｏ側とＣＰＲ２０側にそれぞれ存在する。ＭＰＲＩＯは
マン・マシンインタフェースを常に具備している。

メインプロセッサ１０は、中央処理装置（ＣＣ）１１、
主記憶装置（ＭＭ）１２．外部記憶装置（ＦＭ）１３．
チャネル・ツ・チャネルコントロ−ラ（ＣＨＣ）１４及
びタイプライタ１５より構成されている。ＦＭＩ３には
ＩＰＬによってシステムを動作させるために必要なシス
テム制御情報やプログラム情報が格納される。

コールプロセッサ２０も同様に中央処理装置（ＣＣ）２
１．主記憶装置（ＭＭ）２２．外部記憶装置（ＦＭ）２
３．チャネル・ツ・チャネルコントローラ（ＣＨＣ）２
４より構成されている。

ＦＭ２３にはＩＰＬによってシステムを動作させるため
に必要なシステム制御情報やプログラム情報が格納され
る。ここで、ＦＭＩ：３．２３上の空きエリアをバッフ
ァと言うことにする。

図に示すシステムには２つのステージがあり、前記バッ
ファに情報を格納するための処理の流れをステージ■、
バッファに格納されている情報を主記憶装置（ＭＭ）に
転送するための処理の流れをステージ■とする。

第５図は従来システムの動作説明図である。図では、Ｍ
ＰＲ側の処理の流れを中心に示している。

また、第４図と同一のものは、同一の符号を付して示す
。

（ステージ■） タイプライタ１５ａからマン・マシンインタフェースを
もつバッファ書込み受付部４１が新しく更新すべき情報
（追加を含む）と共に起動された場合、又はユーザイン
タフェースから新しく更新すべき情報（追加を含む）と
共に起動された場合、これらの情報はデータ読出し・バ
ッファ制御部４２に入る。

該データ読出し・バッファ制御部４２は、これら情報を
受けると、自プロセッサ内のＭＭ１２から情報１２ａ、
１２ｂを読出し、これら読出したデータと先に受信した
データ関連情報を一度目プロセッサ内のＦＭＩＢ内の空
き領域（バッファ）１３ａ、１３ｂに格納する。

（ステージ■） タイプライタ１５ｂからマン・マシンインタフェースを
もつデータ転送受付部４３が起動された場合、又はユー
ザインタフェースから起動された場合、これらの情報は
バッファ読出し・データ転送部４４に入る。

該バッファ読出し・データ転送部４４はステージ■で格
納されたＦＭＩ３上の更新すべき情報（追加を含む）を
読出してＭＭ１２上の該当するエリア１２ｇ、１２ｂに
転送し、書込む。

この間の事情は、ＣＰＲ２０側でも同様である。

即ち、ステージ■でデータ読出し・バッファ制御部５１
が動作し、ステージ■でバッファ読出し・データ転送部
５２が動作し、ＭＰＲＩＯ側と同様のＦＭ２３への情報
書込み、ＦＭ２３から読出した情報のＭＭ２２への転送
を行う。

［発明が解決しようとする課題］ しかしながら、前述したような従来方式だと、ステージ
■で処理するために使用するＦＭに障害が発生した場合
、又はＦＭが満杯で空き領域がないため、ＦＭへの書込
みが不可能な場合に問題があった。このような場合には
、以下に示すような方法を採用せざるを得なかった。

■マン・マシンインタフェース起動の場合、保守者へエ
ラー情報を通知する。

■ユーザインタフェース起動の場合、異常イベントとし
て返す。

これら方式は共にユーザや保守者に委ねる方式であるが
、例えばマン・マシンインタフェースによりＦＭバッフ
ァを利用して大量のデータ更新又はデータ転送を連続的
に行うようなコマンド試験続行中、ＦＭの障害に遭遇し
た時や、ＦＭバッファの空きエリア不足が発生すると、
連続試験を停止さぜるをえないという問題があった。ま
た、ユーザ側に異常イベントを返すことによって、シス
テムとしての本来の正しい動作ができなくなるという問
題があった。

本発明はこのような課題に鑑みてなされたものであって
、マルチプロセッサシステムにおいて、自プロセッサ内
の外部記憶装置が使用不能になっても処理を続行するこ
とができるマルチプロセッサシステムにおけるＦＭ制御
装置を提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。第４図と同一
のものは、同一の符号を付して示す。図において、２０
はシステムを分散制御する複数のコールプロセッサ（Ｃ
ＰＲ）　、１０はこれらのコールプロセッサ２０を制御
するメインプロセッサ（ＭＰＲ）　である。ＭＰＲＩＣ
ＩとＣＰ　Ｒ２０ハ信号線７０を介して相互接続されて
いる。１２はＭＰＲＩＯに内蔵された主記憶装置（ＭＭ
）、１３は同じ＜ＭＰＲＩＯに内蔵された外部記憶装置
（ＦＭ）である。

２２はＣＰＲ２０に内蔵された主記憶装置（ＭＭ）、２
３は同じ＜ＣＰＲＩＯに内蔵された外部記憶装ｆｉｔ（
ＦＭ）である。１２ａはＭＭ１２上の情報格納域、１３
ａはＦＭ１３上の空き領域（バッファ）、２３ａはＦＭ
２３上の空き領域（バッファ）である。このシステムは
これら主記憶装置１２．２２及び外部記憶装置１ｆ１３
．２３上にプログラム情報やシステム制御情報を格納す
ることにより、システムを動作させるようにしたマルチ
プロセッサシステムである。

［作用〕 主記憶装置１２．２２内でプログラム情報やシステム制
御情報の更新、追加及び転送を自プロセッサに備える外
部記憶装置１３．２３を経由して行う場合において、プ
ロセッサ１０．２０内の制御部５０．６０が外部記憶装
置１３．２３の空き領域１３ａ、２３ａが使用不能にな
ったことを検出したら、制御部５０．６０は互いに他の
プロセッサの外部記憶装置１３．２３の空き領域１３ａ
２３ａに主記憶装置から読出した情報及び／又は外部情
報を格納するようにして、常時処理続行を保持し、効率
的にプログラム情報やシステム制御情報の更新、追加及
び転送を行うことかできる。

従って、本発明によれば自プロセッサのＦＭが使用不能
になっても処理を続行することができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す構成ブロック図である
。第１図、第５図と同一のものは、同一の符号を付して
示す。なお、ここでは、第４図に示すようなＣＣＡは省
略して示している。

（ステージ■） マン・マシンインタフェースをもつコマンド受付部５１
がタイプライタ１５ａがら新しく更新すべき情報（追加
を含む）と共に起動された場合、又はユーザインタフェ
ースがら新しく更新すべき情報（追加を含む）と共に起
動された場合、これらの情報はバッファ書込み制御部５
２に入る。該バッファ書込み制御部５２は、これら情報
を受けるとデータ続出部５３を起動する。この時、新し
く更新すべき情報（追加を含む）があるなら、バッファ
書込み制御部５２はこれらの関連情報も同時にデータ読
出部５３に転送する。

データ読出部５３では、ＭＭ１２上に配置するシステム
制御情報やプログラム情報に更新やデータ転送が必要な
場合、自プロセッサのＭＭ１２がら該当アトルスの内容
１２ａ、１２ｂを読出し、予め受信済みの情報と合わせ
てバッファ制御部５４に送信する。

バッファ制御部５４ては、自プロセッサのＦＭ１３上の
バッファの空きエリア１３ａ、１３ｂをハントし、正常
であれば先に受信済みの関連情報（追加を含む）を書込
み実行部５５に送信する。

書込み実行部５５ては、予めハント済みのバッファの空
きエリア１３ａ、１３ｂに関連情報を書込む。

一方、バッファ制御部５４がＦＭＩ３上の空きエリアを
何らかの原因でハントできながった場合が問題となる。

バッファ制御部５４は、他のｃＰＲ２０内のバッファ制
御部６４と接続されているので、この場合には、バッフ
ァ制御部５４は他プロセッサ２０のバッファ制御部６４
にその旨の情報を予め受信済みの関連情報と合わせて送
信する。

ＣＰＲ側のバッファ制御部６４ではＭＰＲＩＯ側の処理
と同様に、ＦＭ２Ｂ上のバッファの空きエリア２３ａ、
２３ｂをハントし、正常ならば更新すべき情報（追加を
含むンを書込み実行部６５に送信し、ハント済みのＦＭ
の該当エリア２３ａ。

２３ｂに関連情報を書込む。ＣＰＲ２０でバッファのハ
ントが異常ならば、いもづる式に接続された他のＣＰＨ
のバッファ制御部にその旨の情報を予め受信済みの関連
情報と合わせて送信することになる。そして、実装プロ
セッサ分の処理が可能なようになっている。

（ステージ■） マン・マシンインタフェースをもつデータ転送受付部５
６がタイプライタ１５ｂからデータ読出しが起動された
場合、又はユーザインタフェースからデータ読出しが起
動された場合、これらの情報は転送制御部５７に入る。

転送制御部５７は、起動情報を受けるとバッファ続出部
５８を起動する。

バッファ読出部５８では、自プロセッサ内の１Ｍ１Ｂ上
のバッファエリアに格納されている情報を読出し、読出
した情報が自プロセッサ内の情報か他プロセッサ内の情
報かを調べる。自プロセッサ内の更新情報である場合に
は、それらの関連ブタと共に、転送実行部５つに送信す
る。また、他のプロセッサの更新情報ならば他プロセッ
サ２０内の転送実行部６９に送信する。そして、転送実
行部５９ては、受信した関連情報をＭＭ１２に転送し、
書込みを行う。

以上、ＭＰＲ側の動作について説明したが、この間の事
情は、ＣＰＲ側についても同様である。

即ち、バッファ書込み制御部６２は、受信した起動情報
及び／又は関連情報をデータ読出部６３に転送し、デー
タ読出部６３てはＭＭ２２から読出した情報と起動情報
をバッファ制御部６４に転送する。

バッファ制御６４は、ＭＰＲ側のバッファ制御部５４か
ら送信されてきた情報又はデータ続出部６３からの情報
を受けると、自プロセッサ２３内のＦＭ２３に空き領域
２３ａ、２３ｂかあるかどうかチエツクし、あったら書
込み実行部６５に情報を送信する。書込み実行部６５は
受信した情報をＦＭ２３の空き領域２３ａ、２３ｂに書
込む。

ＦＭ２３の空き領域をハントできない場合には、バッフ
ァ制御部６４は再度他のＭＰＲ又はＣＰＲのバッファ制
御部に保持している情報を転送する。

データ読出し時には、転送制御部６７がバッファ読出部
６８を起動し、バッファ読出部６８は自プロセッサ内の
ＦＭ２３から情報を読出し、それが自プロセッサ内の情
報であるかどうか判断し、自プロセッサ内の情報である
場合には転送実行部６９に読出した情報を転送し、転送
実行部６９は受信した情報をＭＭ２２に転送し、書込む
。自プロセッサ内の情報でない場合には、他プロセッサ
の転送実行部に情報を転送する。

以上の説明において、コマンド受付部５１．バッファ書
込み制御部５２．データ読出部５３．バッファ制御部５
４．書込み実行部５５．データ転送受付部５６．転送制
御部５７．バッファ読出部５８及び転送実行部５９は、
第１図におけるＭＰＲ側の制御部５０に含まれる。同様
に、バッファ書込み制御部６２．データ読出部６３．バ
ッファ制御部６４．書込み実行部６５．データ転送受付
部６６、転送制御部６７、バッファ続出部６８及び転送
実行部６９は、第１図におけるＣＰＲ側の制御部６０に
含まれる。

第３図は本発明の動作の一例を示すフローチャートであ
る。

（ステージ■） 起動元より起動を受けると、ＭＰＲ側のバッファ書込み
制御部５２か起動されると、データ続出部５３を起動す
る（Ｓｌ）。データ続出部５２では、ＭＭ１２上から更
新又はデータ転送の対象となる情報を読出しくＳ２）、
これらのデータと予め受信しであるデータと合わせてバ
ッファ制御部５４を起動する（Ｓ３）。バッファ制御部
５４では、自プロセッサの１Ｍ１Ｂ上のバッファエリア
１３ａをハントしくＳ４）、正常かどうかチエツクする
（Ｓ５）。

若し、ハントした結果が正常ならばバッファ書込み実行
部５５を起動しくＳ６）、書込み実行部５５はバッファ
領域１３ａへの情報の書込みを行う（Ｓ７）。ハントし
た結果が異常ならば、自プロセッサを除く他の複数の実
装プロセッサ数を計算しくＳ８）、他のプロセッサのバ
ッファ制御部を起動する（Ｓ９）。そして、バッファ制
御部が自プロセッサ内のＦＭをハントし正常であるがと
うかをチエツクする（Ｓ　１０）。

正常ならば起動元へ復帰し、異常であった場合には、全
てのプロセッサが終了するまでチエツクを繰返しく５１
１）、全てのプロセッサのチエツクが終了したら、全て
のプロセッサが異常であるかどうかチエツクしく５１２
）、異常であったらエラーイベントを設定しく６１３）
、起動元へ復帰する。

（ステージ■） ＭＰＲＩＯ側の転送制御５７が起動されると、該転送制
御部５７はバッファ読出部５８を起動する（Ｓ１４）。

バッファ続出部５８では、バッファ１３ａ内に格納され
ている情報を読出しく５１５）、バッファ内の読出し制
御コードＣＯＤをチエツクする（Ｓ　１６）。制御コー
ドＣＯＤ内には、図に示すように迂回フラグとプロセッ
サ番号が格納されている。

ここで、若し迂回フラグに１か立っていなかった場合に
は、自プロセッサ内の転送実行部５９を起動しく５１７
）、ＦＭ１２ヘバッファ１３ａから読出したデータを書
込む（８１８）。ステップ５１６で、迂回光があった場
合、制御コードＣＯＤ内に設定されているプロセッサ番
号を基にして転送すべきデータを編集しく５１９）、転
送実行部５９を起動する（Ｓ２０）。転送実行部５９は
該当するプロセッサの転送実行部へデータを転送する。

データ転送が終了したかとうかかチエツクされ（Ｓ２１
）、終了したら処理を終了し、起動元ヘリターンする。

起動を受けたプロセッサ内の転送実行部５９は、受信し
た情報を自プロセッサ内のＭＭ１２上の該当エリア１２
ａに書込み（８１８）、軌道光へ復帰する。バッファ内
に格納されている情報か、複数のプロセッサに渡り存在
する場合、全てのプロセッサ分転送実行部５９起動（５
２０）により、転送実行部へ送信することができるよう
に処理しく５２１）、起動元へ復帰する。

［発明の効果］ 以上、詳細に説明したように、本発明によれば自プロセ
ッサ内のＦＭがハント不能の場合に、複数のプロセッサ
同志でＦＭを融通しあって処理を続行できるようにする
ことにより、マルチプロセッサシステムにおいて、自プ
ロセッサ内の外部記憶装置が使用不能になっても処理を
続行できるようにすることができ、実用上の効果が大き
い。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は本発明の動作の一例を示すフローチャート、 第４図はマルチプロセッサの従来構成例を示す図、 第５図は従来方式の動作説明図である。 第１図において、 １０はメインプロセッサ、 １２は主記憶装置、 １２ａは書込み領域、 １３は外部記憶装置、 １３ａは空き領域、 ２０はコールプロセッサ、 ２２は主記憶装置、 ２３は外部記憶装置、 ２３ａは空き領域、 ５０は制御部、 ６０は制御部、 ７０は信号線である。

Claims (1)

1. 【特許請求の範囲】 （１）システムを分散制御する複数のコールプロセッサ
   （２０）と、 これらのコールプロセッサ（２０）を制御するメインプ
   ロセッサ（１０）とが相互接続され、 これらプロセッサ（１０），（２０）にはそれぞれ主記
   憶装置（１２），（２２）及び外部記憶装置（１３），
   （２３）が内蔵され、これら主記憶装置（１２），（２
   ２）及び 外部記憶装置（１３），（２３）上にプログラム情報や
   システム制御情報を格納することにより、システムを動
   作させるようにしたマルチプロセッサシステムであって
   、 主記憶装置（１２），（２２）内でプログラム情報やシ
   ステム制御情報の更新，追加及び転送を自プロセッサに
   備える外部記憶装置（１３），（２３）を経由して行う
   場合において、 プロセッサ（１０），（２０）内の制御部（５０），（
   ６０）が外部記憶装置（１３），（２３）の空き領域（
   １３ａ），（２３ａ）が使用不能になったことを検出し
   たら、 制御部（５０），（６０）は互いに他のプロセッサの外
   部記憶装置（１３），（２３）の空き領域（１３ａ），
   （２３ａ）に主記憶装置から読出した情報及び／又は外
   部情報を格納して、常時処理続行を保持するようにした
   ことを特徴とするマルチプロセッサシステムにおける外
   部記憶制御装置。 （２）外部情報としてメインプロセッサ（１０）にデー
   タ読出し起動がかかった場合には、制御部（５０）は主
   記憶装置（１２）から読出した情報及び／又は外部情報
   を自プロセッサ内の外部記憶装置（１３）の空きエリア
   （１３ａ）をハントして、正常であれば該外部記憶装置
   （１３）に格納し、 空きエリア（１３ａ）が何らかの原因でハントできなか
   った場合には、他のコールプロセッサ（２０）内の制御
   部（６０）にこれら情報を転送するようにしたことを特
   徴とする請求項１記載のマルチプロセッサシステムにお
   ける外部記憶制御装置。 （３）外部情報としてメインプロセッサ（１０）にバッ
   ファ読出し起動がかかった場合には、制御部（５０）は
   自プロセッサ内の外部記憶装置（１３）に格納されてい
   る情報を読出し、読出した情報が自プロセッサ内の情報
   ならばこれら情報を自プロセッサ内の主記憶装置 （１２）に書込み、 読出した情報が他プロセッサ内の情報であった場合には
   、これら情報を他プロセッサ（２０）に転送して当該他
   プロセッサ（２０）内の主記憶装置（２２）に書込むよ
   うに構成したことを特徴とする請求項１記載のマルチプ
   ロセッサシステムにおける外部記憶制御装置。