JPH0454657A

JPH0454657A - データ転送装置

Info

Publication number: JPH0454657A
Application number: JP2164534A
Authority: JP
Inventors: Kazuhide Hosaka; 保坂　和秀
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-06-22
Filing date: 1990-06-22
Publication date: 1992-02-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、情報処理装置のデータ転送装置に利用する。

特に、データ転送の終了後に転送先の装置からＩＪ　）
ライ要求があった場合のＩＪ　）ライ処理に関するもの
である。

〔概要〕

本発明はデータ転送装置において、出力ＦＩＦＯの合計容量以上の容量のＩＪ　）ライ用の
記憶素子を設け、入力メモリから出力ＦＩＦ○にデータ
を転送するときに同時にこの記憶素子に同じデータを書
込んでおき、リトライ動作時にはこの記憶素子の内容を
出力ＦＩＦ○に再転送することにより、入力メモリは出力ＦＩＦＯにデータを転送後に直ちに転
送元の情報処理装置から次のデータを弓取ることができ
、性能を向上し、かつ間欠障害の復旧率が良くなるよう
にしたものである。

〔従来の技術〕

従来、データ転送装置は、一方のりトライ方式としては
出力ＦＩＦＯから転送先の情報処理装置にデータを転送
後に、その情報処理装置からりトライ要求が通知された
場合には、入力メモリから出力ＦＩＦ○にデータを再転
送後に、転送先の情報処理装置に再転送していた。

また、より簡単な他方の方式としては、入力メモリから
出力ＦＩＦＯにデータを再転送することなく出力ＦＩＦ
Ｏから転送先の情報処理装置に対してデータを再転送す
るものもあった。

〔発明が解決しようとする課題〕

しかし、このような従来のデータ転送装置では、他方の
りトライ方式は、入力メモリから出力ＦＩＦＯにデータ
を転送するまでの間に発生した間欠障害、たとえば出力
ＦＩＦＯの書込み時に発生した間欠障害等に対する救済
がまったく行われない。

したがって、転送先の情報処理装置にデータを再転送し
ても復旧する割合はかなり低い欠点があった。なぜなら
ば、出力ＦＩＦＯに格納されたデータには、リトライ要
求を発生させる要因があり、これを取除くには出力ＦＩ
ＦＯにデータを再ロードする必要があるからである。一
般に、間欠障害発生時においては、この再ロードによっ
て復旧する確率が高い。

また、一方のりトライ方式では、再転送の可能性がある
ために、出力ＦＩＦＯから転送先の情報処理装置にデー
タを転送した後に、ＩＪ　）ライ要求が転送先の情報処
理装置から通知されないことを確認するまで入力メモリ
の内容を書換えることができないのでデータ転送元の情
報処理装置を待たせなければならない。しかし、一般に
、転送先の情報処理装置からりトライ要求の有無が確認
できるのは、出力ＦＩＦＯから転送先の情報処理装置へ
のデータ転送を完了してからかなり遅れる。したがって
、この間転送元の情報処理装置を待たせることはかなり
性能ダウンになる欠点があった。

本発明は上記の欠点を解決するもので、入力メモリは出
力ＦＩＦＯにデータを転送後に直ちに転送元の情報処理
装置から次のデータを引取ることができ、性能を向上し
、かつ間欠障害の復旧率を良くすることができるデータ
転送装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、入力するデータを格納する入力メモリと、上
記入力メモリの内容を一時格納して外部装置に出力し、
リトライ要求に基づきその内容を再度出力する複数の出
力ＦＩＦＯと、上記入力メモリおよび上記出力ＦＩＦ○
のアクセス制御を行うアクセス制御手段とを備え、上記
アクセス制御手段は上記入力メモリおよび上記複数のう
ちの一つの出力ＦＩＦＯを制御して上記入力メモリの内
容を読出させこの一つの出力ＦＩＦＯに書込ませる書込
制御手段を含むデータ転送装置において、上記入力メモ
リの内容を一時格納する格納手段を備え、上記アクセス
制御手段は上記リトライ要求に基づき上記格納手段およ
び上記出力ＦＩＦＯを制御して上記格納手段の該当する
内容を読出させ上記出力ＦＩＦＯに再度出力する内容と
して書込ませる再度書込制御手段を含むことを特徴とす
る。

また、本発明は、上記格納手段は上記複数の出力ＦＩＦ
Ｏの合計容量以上の容量の記憶素子を含み、上記記憶素
子は上記複数の出力ＦＩＦＯにそれぞれ対応した領域を
含むことができる。

さらに、上記格納手段は上記書込制御手段の書込制御と
同時に上記記憶素子を制御して上記入力メモリの内容を
上記−つの出力ＦＩＦＯに対応する領域に書込ませる同
時書込制御手段を含むことができる。

〔作用〕

格納手段は入力メモリの内容を一時格納する。

再度書込制御手段はりトライ要求に基づき格納手段およ
び出力ＦＩＦＯを制御して格納手段の該当する内容を読
出させ出力ＦＩＦＯに再度出力する内容として書込ませ
る。

また、格納手段は、上記複数の出力ＦＩＦＯの合計容量
以上の容量の記憶素子を含み、上記記憶素子は上記複数
の出力ＦＩＦＯにそれぞれ対応した領域を含み、同時書
込制御手段で書込制御手段の書込制御と同時に記憶素子
を制御して入力メモリの内容を書込制御をする出力ＦＩ
ＦＯに対応する領域に書込ませる。

以上により入力メモリは出力ＦＩＦＯにデータを転送後
に直ちに転送元の情報処理装置から次のデータを引取る
ことができ、性能を向上し、かつ間欠障害の復旧率をよ
くすることができる。

〔実施例〕

本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例データ転送装置のブロック構成図で
ある。第１図において、データ転送装置は、入力するデ
ータを格納する入力メモリ２と、入力メモリ２の内容を
一時格納して外部装置に出力し、リトライ要求に基づき
その内容を再度出力する複数の出力ＦＩＦ０６０．６１
．６２．６３と、入力メモリ２および出力ＦＩＦ０６０
．６１．６２．６３のアクセス制御を行うアクセス制御
手段として制御プロセッサ７、ＤＭＡコントローラ３お
よびメモリ制御回路５とを備え、上記アクセス制御手段
は、入力メモリ２および複数のうちの一つの出力ＦＩＦ
Ｏを制御して入力メモリ２の内容を読出させこの一つの
出力ＦＩＦＯに書込ませる書込制御手段として制御プロ
セッサ７、開始指示用フリップフロップ３１、アドレス
レジスタ３３．３５、レンジレジスタ３４およびメモリ
制御回路５を含む。

ここで本発明の特徴とするところは、入力メモリ２の内
容を一時格納する格納手段を備え、上記アクセス制御手
段はりトライ要求に基づき上記格納手段および出力ＦＩ
Ｆ０６０．６１．６２．６３を制御して上記格納手段の
該当する内容を読出させ出力ＦＩＦ０６０．６１．６２
．６３に再度出力する内容として書込ませる再度書込制
御手段として制御プロセッサ７、開始指示用フリップフ
ロップ３１、選択フリップフロップ３２、アドレスレジ
スタ３３．３５、レンジレジスタ３４およびメモリ制御
回路５とを含むことにある。

また、上記格納手段は複数の出力ＦＩＦＯ６０，６１，
６２，６３の合計容量以上の容量の記憶素子１を含み、
記憶素子ｌは複数の出力Ｆ　Ｉ　Ｆ　０６０．６１．６
２．６３にそれぞれ対応した領域を含む。

さらに、上記格納手段は上記書込制御手段の書込制御と
同時に記憶素子１を制御して入力メモリ２の内容を一つ
の出力ＦＩＦＯに対応する領域に書込ませる同時書込制
御手段としてアドレスレジスタ３５を含む。

このような構成のデータ転送装置の動作について説明す
る。第２図は本発明のデータ転送装置の記憶素子への出
力ＦＩＦＯ割付けを示す図である。

第３図は本発明のデータ転送装置のメモリ制御回路のブ
ロック構成図である。第４図は本発明のデータ転送装置
の通常のデータ転送のタイムチャートである。第５図は
本発明のデータ転送装置のりトライ時のデータ転送のタ
イムチャートである。

第１表は本発明のデータ転送装置のデコーダの真理値を
示す表である。第２表は本発明のデータ転送装置の入力
メモリ、記憶素子および出力ＦＭＦＯの動作を示す表で
ある。

（以下本頁余白）第１表デコーダの真理値表第２表入力メモリ、記憶素子および出力ＦＩＦＯの動作表第１図において、転送元の情報処理装置からこのデータ
転送装置に転送されてくるデータを蓄える入力メモリ２
とこの装置から転送先の情報処理装置に転送するデータ
を蓄える四つの出力ＦＩＦ０６０〜６３とはデータバス
４を介して接続されており、記憶容量は各々ＩＫバイト
であるものとする。

Ｄ　Ｍ　Ａ　（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅ
ｓｓ）　：］ントローラ３の中には、ＤＭＡ転送動作開
始指示用の開始指示用フリップフロップ３１、後述する
記憶素子１と入力メモリ２との選択フリップフロップ３
２、入力メモリ２に供給するアドレスを保持するアドレ
スレジスタ３３、記憶素子１と後述するメモリ制御回路
５に供給するアドレスを保持する１２ビツトのアドレス
レジスタ３５および転送データ量を示す１０ビツトのレ
ンジレジスタ３４が含まれている。アドレスレジスタ３
５の上位２ビツトは、四つの出力Ｆ、ＩＦＯの中から転
送先を決定する選択ビットであり、その上位２ビツトが
「００」のときは出力ＰＩＦ０６０が、「０１」のとき
は出力ＦＩＦＯ６１が、「１０」のときは出力ＦＩＦＯ
６２が、また「１１」のときはＦ　Ｉ　Ｆ　０６３が選
択される。

また、残りの下位１０ビツトは入力メモリ２から出力Ｆ
ＩＦＯにデータが転送されるごとにプラス１　（インク
リメント）　される。

レンジレジスタ３４は入力メモリ２から出力ＦＩＦＯに
データが転送されるごとにマイナス１　（ディクリメン
ト）される。

メモリ制御回路５は、開始指示用フリップフロップ３１
、選択フリップフロップ３２の両信号、アドレスレジス
タ３５の上位２ビツトの信号３５０ならびに図示せぬリ
ードパルスおよびライトパルスを入力とし、記憶素子１
、入力メモリ２および四つの出力ＦＩＦＯ６０〜６３に
対して出力イネーブル信号ＯＥＩ、ＯＥ２およびライト
イネーブル信号Ｗ１１、ＷＥ６０、ＷＥ６１、ＷＥ６２
、ＷＥ６３を出力するものである。

なお、各出力イネーブル信号および各ライトイネーブル
信号の論理値に応じて、記憶素子１、入力メモリ２およ
び四つの出力Ｆ　Ｉ　Ｆ　０６０〜６３は第２表のよう
に動作する。すなわち各メモリおよび出力ＦＩＦＯは、
出力イネーブル信号のみが「ｏ」のときリード動作を、
ライトイネーブル信号のみが「０」のときライト動作を
行い、両信号とも「１」のときは高インピーダンス状態
となる。

制御プロセッサ７はＤＭＡコントローラ３を制御し、Ｄ
ＭＡコントローラ３のリソースである開始指示用フリッ
プフロップ３１、選択フリップフロップ３２のセット、
アドレスレジスタ３３、レンジレジスタ３４、アドレス
レジスタ３５のリードまたはライトが可能である。また
、転送先の情報処理装置からのりトライ要求発生信号８
を割込みにて受付ける。記憶素子１は本発明において新
規に設置されたものである。その記憶容量は出力ＦＩＦ
Ｏ６０〜６３の容量を総和した４にバイトであり、その
アドレス線にはアドレスレジスタ３５の全ビット　（１
０ビツト）が供給され、データ線はデータバス４に接続
されている。第２図に記憶素子１に四つの出力ＦＩＦＯ
６０〜６３を割当てた状態を示す。アドレス０００〜３
ＦＦに出力Ｆ　Ｉ　Ｆ　０６０、アドレス４００〜７Ｆ
Ｆに出力ＦＩＦＯ６１、アドレス８００〜ＢＦＦに出力
ＦＩＦＯ６２、アドレス０００〜ＦＦＦに出力Ｆ　Ｉ　
Ｆ　０６３を割当てている。

通常の入力メモリ２から四つの出力ＦＩＦＯ６０〜６３
の中のひとつにデータ転送するときの操作は次のように
なる。まず、制御プロセッサ７はアドレスレジスタ３３
とアドレスレジスタ３５にアドレス値をセットし、さら
にレンジレジスタ３４に転送データ量をセットする。こ
のとき、アドレスレジスタ３５の上位２ビツトには、転
送先が出力ＦＩＦＯ６０であるときは「００」を、出力
ＦＩＦＯ６１であるときは「０１」を、出力ＦＩＦ○６
２であるときは「１０」を、出力Ｆ　Ｉ　Ｆ　０６３で
あるときは「１１」をセットする。

また、残りの下位１０ビツトにはオールゼロをセットす
る。続いて、選択フリップフロップ３２を「０」にして
、最後に開始指示用フリップフロップ３１を「１」にす
る。開始指示用フリップフロップ３１が「１」になると
ＤＭＡ転送が起動される。

次に、第３図および第１表を用いてメモリ制御回路５の
内部構成を説明する。第３図は第１図中のメモリ制御回
路５の内部構成を示す回路図である。第３図において、
メモリ制御回路５は、ナントゲート２００〜２０６およ
びデコーダ２０７で構成されており、開始指示用フリッ
プフロップ３１、選択フリップフロップ３２の出力、ア
ドレスレジスタ３５の上位２ビツトの信号３５０並びに
リードパルスおよびライトパルスを入力としている。こ
のような構成からなるメモリ制御回路５を含む本発明の
実施例の動作について第４図および第５図のタイムチャ
ートを用いて説明する。

第４図は、通常時の動作、入力メモリ２から出力ＦＩＦ
Ｏ６１にデータを転送するときのタイムチャートである
。制御プロセッサ７により、転送元のアドレスレジスタ
３３、転送先のアドレスレジスタ３５、レンジレジスタ
３４の順番でデータがセットされ、最後に開始指示用フ
リップフロップ３１が「１」にセットされるとＤＭＡ転
送が起動される。

選択フリップフロップ３２はもともと「０」なので、第
３図のナントゲート２００によって記憶素子１のライト
イネーブル信号ＷＥＩにはライトパルスが供給され、ナ
イドゲート２０２によって入力メモリ２の出力イネーブ
ル信号６丁７にはリードパルスが供給される。

また、アドレスレジスタ３５には制御プロセッサ７によ
りアドレス４００がセットされたため信号３５０には「
０１」が出力される。第３図に示すデコーダ２０７は、
信号３５０の値「Ｏｌ」を入力として信号Ｄ１のみ「１
」を出力する。したがって、ナントゲート２０４によっ
てＷＥ６１にのみライトパルスが供給される。以上によ
り、入力メモリ２から出力Ｆ　Ｉ　Ｆ　０６１にデータ
の転送が可能となり、同時に記憶素子１に同じデータが
書込まれる。すなわち、データが記憶素子１の中にバッ
クアップされたことになる。この１回のデータ転送ごと
にアドレスレジスタ３３、アドレスレジスタ３５はプラ
ス１され、レンジレジスタ３４はマイナス１される。１
回のＤＭＡ転送はレンジレジスタ３４の内容が「１」に
なるまで行われ、レンジレジスタ３４の内容が「１」か
ら「０」になるタイミングで開始指示用フリップフロッ
プ３１はリセットされＤＭＡ転送は完了となる。

次に、出力ＦＩＦＯ６１に蓄えられたデータは、その後
に転送先の情報処理装置に転送される。ところが、ここ
で転送先の情報処理装置からデータ転送終了後にリトラ
イ要求が発生し、リトライ要求発生信号８を介して制御
プロセッサ７に通知されたものとする。すると、制御プ
ロセッサ７は、リトライ動作つまり記憶素子１に蓄えら
れたデータを出力ＦＩＦＯ６１に転送する動作を開始す
る。

その動作が第５図に示されている。まず、制御プロセッ
サ７は、アドレスレジスタ３５およびレンジレジスタ３
４に対し、入力メモリ２から出力ＦＩＦ０６１にデータ
転送したときに設定したものと同じアドレス値、同じデ
ータ転送量を各々セットする。

続いて制御プロセッサ７は、選択フリップフロップ３２
を今度は「１」にセットし、最後に開始指示用フリップ
フロップ３１を「１」にセットしてＤＭＡ転送を起動す
る。

ＤＭＡ転送が起動されると開始指示用フリップフロップ
３１が「１」、選択フリップフロップ３２が「１」であ
るために、第３図のナントゲート２０２により入力メモ
リ２の出カイネーブル信号σ丁］には常に「１」が供給
され、入力メモリ２に蓄えられているデータはデータバ
ス４に出力されない。

一方、記憶素子ｌの出力イネーブル信号ＯＥ１にはナン
トゲート２０１によってリードパルスが供給される。ま
た、出力ＦＩＦＯ６１のライトイネーブル信号ＷＥ６１
には、通常転送の場合と同様ライトパルスが供給される
。以上により、データバス４には記憶素子１に蓄えられ
ていたデータが出力され、出力ＦＩＦＯ５１に転送され
る。この１回のデータ転送ごとにアドレスレジスタ３５
はプラス１され、レンジレジスタ３４はマイナス１され
る。１回のＤＭＡ転送はレンジレジスタ３４の内容が「
１」になるまで行われ、レンジレジスタ３４の内容が「
１」から「０」になるタイミングで開始指示用フリップ
フロップ３１はリセットされＤＭＡ転送は完了となる。

以上の動作により転送先の情報処理装置においてリトラ
イ要求を発生させる原因となったデータを記憶素子１か
ら出力ＦＩＦＯ６１に再ロードできる。そして出力Ｆ　
Ｉ　Ｆ　０６１に再ロードされたデータを再び情報処理
装置に転送すればリトライ動作はすべで完了となる。

本実施例の大部分の範囲では、具体的な例を示すために
四つある出力ＦＩＦＯＯ中で出力ＦＩＦ０６１を代表と
して記述したが、他の三つにおいても全く同じ記述が可
能である。出力ＦＩＦＯの選択は制御プロセッサ７がア
ドレスレジスタ３５の上位２ビツトにセットする値で行
われる。

また、本実施例においては、出力ＦＩＦＯを四つに設定
したが、四つに限らず拡張が可能である。

〔発明の効果〕

以上説明したように、本発明は、下記のような優れた効
果がある。

■　入力メモリは出力ＦＩＦＯにデータを転送後に、直
ちに転送元情報処理装置から次のデータを引取ることが
でき、性能向上となる。

■　リトライ発生時は記憶素子から出力ＦＩＦＯにデー
タを再転送することにより、間欠障害の復旧率が高くな
る。

【図面の簡単な説明】

第１図は本発明一実施例データ転送装置のブロック構成
図。第２図は本発明のデータ転送装置の記憶素子への出力Ｆ
ＩＦＯ割付けを示す図。第３図は本発明のデータ転送装置のメモリ制御回路のブ
ロック構成図。第４図は本発明のデータ転送装置の通常のデータ転送の
タイムチャート。第５図は本発明のデータ転送装置のＩＪ　）ライ時のデ
ータ転送のタイムチャート。１・・・記憶素子、２・・・入力メモリ、３・・・ＤＭ
Ａコントローラ、４・・・データバス、５・・・メモリ
制御回路、７・・・制御プロセッサ、８・・・リトライ
要求発生信号、３１・・・開始指示用フリップフロップ
、３２・・・選択フリップフロップ、３３・・・転送元
のアドレスレジスタ、３４・・・レンジレジスタ、３５
・・・転送先のアドレスレジスタ、６０〜６３・・・出
力ＦＩＦＯ１３５０・・・転送先のアドレスレジスタの
上位１２ビツト、３５１・・・転送先のアドレスレジス
タの下位１０ビツト、ＷＥＩ・・・記憶素子のライトイ
ネーブル信号、ＯＥＪ、・・・記憶素子の出力イネーブ
ル信号、σπ７・・・入力メモリの出力イネーブル信号
、ＷＥ６０・・・出力ＦＩＦＯ６０のライトイネーブル
信号、ＷＥ６１・・・出力Ｆ　ｒ　Ｆ０６１のライトイ
ネーブル信号、ＷＥ６２・・・出力ＦＩＦ０６２のライ
トイネーブル信号、ＷＥ６３・・・出力ＦＩ　Ｆ　０６
４のライトイネーブル信号、２００〜２０６・・・ナン
トゲート、２０７・・・２入力４出力のデコーダ。

Claims

【特許請求の範囲】１、入力するデータを格納する入力メモリと、上記入力
メモリの内容を一時格納して外部装置に出力し、リトラ
イ要求に基づきその内容を再度出力する複数の出力ＦＩ
ＦＯと、上記入力メモリおよび上記出力ＦＩＦＯのアク
セス制御を行うアクセス制御手段とを備え、上記アクセス制御手段は上記入力メモリおよび上記複数
のうちの一つの出力ＦＩＦＯを制御して上記入力メモリ
の内容を読出させこの一つの出力ＦＩＦＯに書込ませる
書込制御手段を含むデータ転送装置において、上記入力メモリの内容を一時格納する格納手段を備え、
上記アクセス制御手段は上記リトライ要求に基づき上記
格納手段および上記出力ＦＩＦＯを制御して上記格納手
段の該当する内容を読出させ上記出力ＦＩＦＯに再度出
力する内容として書込ませる再度書込制御手段を含むこ
とを特徴とするデータ転送装置。２、上記格納手段は上記複数の出力ＦＩＦＯの合計容量
以上の容量の記憶素子を含み、上記記憶素子は上記複数
の出力ＦＩＦＯにそれぞれ対応した領域を含む請求項１
記載のデータ転送装置。３、上記格納手段は上記書込制御手段の書込制御と同時
に上記記憶素子を制御して上記入力メモリの内容を上記
一つの出力ＦＩＦＯに対応する領域に書込ませる同時書
込制御手段を含む請求項１記載のデータ転送装置。