JPH10112178A - Ｆｉｆｏメモリおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ハードマクロモジュールを用いた構成にして
設計作業を単純化する。 【解決手段】 異なるクロックで動作する第１の回路１
から第２の回路２へ、デジタルデータを転送する際に、
データの受け渡しを行う機能をもったＦＩＦＯメモリ１
０を設計する。複数の記憶部１１ａ〜１１ｆからなるメ
モリモジュール１１と、複数の制御部１２ａ〜１２ｆか
らなる制御モジュール１２とを配置する。各制御部に
は、書込場所を示すフラグＷ（論理値１）および読出場
所を示すフラグＲ（論理値１）を格納する機能と、書込
処理および読出処理が完了するたびに、これらのフラグ
を後段の制御部へ転送する機能とを設ける。フラグＲに
フラグＷが追いついたら、満状態を示す信号ＦＵＬＬを
送信し、フラグＷにフラグＲが追いついたら、空状態を
示す信号ＥＭＰＴＹを送信する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＦＩＦＯメモリに関
し、特に、動作速度の異なる２つの回路間でデジタルデ
ータを転送する際に、両回路の間でデータの受け渡しを
行う機能をもったＦＩＦＯメモリに関する。

【０００２】

【従来の技術】互いに動作速度の異なる回路間でデジタ
ルデータの転送を行う場合、両者のクロック周波数が異
なるため、データを一時的に蓄積して受け渡しを媒介す
るＦＩＦＯ（First In First Out）メモリを中間に設け
る必要がある。すなわち、第１のクロックで動作する第
１の回路から転送すべきデータが出力された場合、第２
のクロックで動作する第２の回路は、このデータを直ち
に取り込むことができないので、ＦＩＦＯメモリを用い
てデータを一時的に蓄積しておく必要がある。ＦＩＦＯ
メモリに蓄積されたデータは、蓄積された順に、第２の
クロックに同期して第２の回路へと取り込まれる。

【０００３】従来のＦＩＦＯメモリとしては、デュアル
ポートＳＲＡＭを利用したものが一般的である。第１の
回路から第１のクロックに同期して出力されたデータ
は、デュアルポートＳＲＡＭ内の第１のポートを介して
所定のアドレスへと書き込まれ、書き込まれたデータ
は、第２のポートを介して第２のクロックに同期して第
２の回路へと読み出される。このデュアルポートＳＲＡ
Ｍに対する書込アドレスと読出アドレスとは別個に管理
され、それぞれのアドレスについてポインタが設けられ
る。第１の回路からデータが出力されると、このデータ
は書込ポインタが示すアドレスに書き込まれ、書き込み
後に書込ポインタの値は更新される。一方、第２の回路
へは、読出ポインタが示すアドレスからデータが読み出
され、読み出し後に読出ポインタの値は更新される。こ
うして、両回路を媒介するＦＩＦＯメモリでは、データ
の先入れ先出し処理が行われることになる。

【０００４】また、一般的なＦＩＦＯメモリには、第１
の回路に対してメモリが満状態であることを示す信号Ｆ
ＵＬＬを送信する機能と、第２の回路に対してメモリが
空状態であることを示す信号ＥＭＰＴＹを送信する機能
とが備わっている。これは、第２の回路へのデータ取り
込み処理が遅延した場合には、第１の回路から次々に出
力されたデータによってＦＩＦＯメモリが満状態となる
ので、信号ＦＵＬＬを第１の回路へ送信して、データの
出力処理を中断させ、逆に、第１の回路からのデータ出
力処理が遅延した場合には、第２の回路が取り込むべき
データがＦＩＦＯメモリ内には存在しない空状態となる
ので、信号ＥＭＰＴＹを第２の回路へ送信して、データ
の取り込み処理を中断させるためである。信号ＦＵＬＬ
や信号ＥＭＰＴＹは、書込ポインタの値と読出ポインタ
の値との差に基づいて発生させることができる。

【０００５】

【発明が解決しようとする課題】上述したように、従来
の一般的なＦＩＦＯメモリは、デュアルポートＳＲＡＭ
を利用したものであるが、このデュアルポートＳＲＡＭ
へのアクセスを統括制御するために、専用のコントロー
ル部が必要になる。この専用のコントロール部は、書込
ポインタや読出ポインタの管理や、信号ＦＵＬＬや信号
ＥＭＰＴＹを発生する処理などを行うための回路であ
る。ところが、一般的なデュアルポートＳＲＡＭは、ハ
ードマクロモジュールとして、セルライブラリに用意さ
れている既製のものを利用して設計することができる
が、専用のコントロール部は、このようなセルライブラ
リ内の汎用モジュールを利用することはできず、カウン
タ、比較器、組み合わせ論理回路、などの部品を組み合
わせたソフトマクロモジュール（ネットリストモジュー
ル）として、その都度、新たに設計せざるを得ない。近
年では、ＩＣの設計を、自動マスクレイアウトツールを
用いた自動配置配線によって効率的に行うのが主流であ
るが、セルライブラリ内に用意された既製のモジュール
だけを用いた設計を行うことができないと、このような
効率的な設計作業を行う上で大きな支障となる。

【０００６】たとえば、設計者は、ＦＩＦＯメモリを組
み込んだ回路の論理設計を行う段階で、ＦＩＦＯメモリ
の遅延特性を見積もった設計を行う必要がある。しか
も、この論理設計に基づいて、自動マスクレイアウトツ
ールを用いた自動配置配線を行った結果、実際のレイア
ウトにおける遅延特性が見積もりと大きく異なった場合
には、再び、論理設計をやり直す必要がある。もちろ
ん、このような再設計を行わざるを得ない事態を避ける
ために、遅延特性の見積もりに十分に余裕をみた論理設
計を行うことも可能であるが、余裕をみればみるほど、
本来の実効能力よりも劣った論理設計しかできないこと
になる。

【０００７】特に、近年では、ＡＳＩＣ（Application
Specific Integrated Circuit ：特定用途向け集積回
路）の需要が高まってきており、ＳＯＧ−ＧＡ（Sea Of
Gate- Gate Array：ゲート敷き詰め型のゲートアレ
イ）を利用してＡＳＩＣを設計することが広く行われる
ようになってきている。このようなＳＯＧ−ＧＡを利用
して設計された回路では、任意のビット数、任意のワー
ド数をもったＦＩＦＯメモリが要求されることになる
が、このように任意の記憶容量をもったＦＩＦＯメモリ
を、ソフトマクロモジュールとして設計する作業は多大
な労力と時間を要する作業になる。特に、２のべき乗で
表される数（２，４，８，１６，３２，…）以外のワー
ド数をもったＦＩＦＯメモリを実現する必要がある場
合、アドレスポインタを単なるカウンタによって構成す
ることができず、論理設計は非常に複雑な作業にならざ
るを得ない。

【０００８】そこで本発明は、設計作業を単純化させる
ことができるＦＩＦＯメモリおよびその製造方法を提供
することを目的とする。

【０００９】

【課題を解決するための手段】

(1) 本発明の第１の態様は、第１のクロックで動作す
る第１の回路から、第２のクロックで動作する第２の回
路へ、デジタルデータを転送する際に、両回路の間でデ
ータの受け渡しを行う機能をもったＦＩＦＯメモリにお
いて、転送すべきデータのビット数に応じた容量をもつ
記憶部を、複数Ｍ個配置してなるメモリモジュールと、
各記憶部に対応して設けられたＭ個の制御部からなる制
御モジュールと、を用意し、各制御部には、書込場所フ
ラグＷおよび読出場所フラグＲを格納する機能と、これ
らのフラグを後段の制御部へ転送する機能とを設け、リ
セット信号が与えられたときに、書込場所フラグＷおよ
び読出場所フラグＲが、初段となる所定の制御部に格納
されるようにし、第１の回路から第１のクロックに同期
してデータが出力されたら、メモリモジュールは、その
時点において書込場所フラグＷが格納されている制御部
に対応する記憶部に、この出力されたデータを書き込む
処理を行い、書込場所フラグＷを格納していた制御部
は、この書込場所フラグＷを後段の制御部へと転送する
処理を行い、第２の回路から第２のクロックに同期した
データ入力の要求があったら、メモリモジュールは、そ
の時点において読出場所フラグＲが格納されている制御
部に対応する記憶部から、データを読出して第２の回路
へ与える処理を行い、読出場所フラグＲが格納されてい
た制御部は、この読出場所フラグＲを後段の制御部へ転
送する処理を行い、各制御部が、読出場所フラグＲを格
納しているときに、前段から書込場所フラグＷの転送を
受けたときに、第１の回路に対してＦＩＦＯメモリが満
状態であることを示す信号ＦＵＬＬを送信し、逆に、書
込場所フラグＷを格納しているときに、前段から読出場
所フラグＲの転送を受けたときに、第２の回路に対して
ＦＩＦＯメモリが空状態であることを示す信号ＥＭＰＴ
Ｙを送信する処理を行うようにしたものである。

【００１０】(2) 本発明の第２の態様は、上述の第１
の態様に係るＦＩＦＯメモリにおいて、１ビットの記憶
素子を縦方向にＬ個並べて配置することによりＬビット
の容量をもった記憶部を構成し、この記憶部を横方向に
Ｍ個並べて配置することによりＬビットＭワードの容量
をもったメモリモジュールを構成し、制御部を記憶部と
同じピッチで横方向にＭ個並べて配置することにより制
御モジュールを構成し、各記憶部とこれに対応する各制
御部とが互いに隣接配置されるようにしたものである。

【００１１】(3) 本発明の第３の態様は、上述の第２
の態様に係るＦＩＦＯメモリにおいて、リセット信号が
与えられたときに、書込場所フラグＷおよび読出場所フ
ラグＲのいずれも生成しない第１の制御部と、リセット
信号が与えられたときに、書込場所フラグＷおよび読出
場所フラグＲの双方を生成する第２の制御部と、を用意
し、第１の制御部を（Ｍ−１）個配置するとともに、第
２の制御部を１個配置することにより、制御モジュール
を構成するようにしたものである。

【００１２】(4) 本発明の第４の態様は、上述の第２
または第３の態様に係るＦＩＦＯメモリにおいて、各制
御部が、書込場所フラグＷを格納しているときに、対応
する記憶部内の記憶素子に対して書込許可信号ＷＷを出
力し、読出場所フラグＲを格納しているときに、対応す
る記憶部内の記憶素子に対して読出許可信号ＲＲを出力
するようにしたものである。

【００１３】(5) 本発明の第５の態様は、上述の第２
の態様に係るＦＩＦＯメモリの製造方法において、各記
憶素子および各制御部を、それぞれハードマクロモジュ
ールとしてライブラリに登録されたセルの形式で用意
し、記憶素子についてのセルを、縦方向にＬ個、横方向
にＭ個配列することにより、ＬビットＭワードの容量を
もったメモリモジュールを構成し、制御部についてのセ
ルを、記憶素子についてのセルと同じピッチで横方向に
Ｍ個並べて配置することにより制御モジュールを構成す
るようにしたものである。

【００１４】

【発明の実施の形態】以下、本発明を図示する実施形態
に基づいて説明する。

【００１５】§１． 従来の一般的なＦＩＦＯメモリ はじめに、従来の一般的なＦＩＦＯメモリの構造を簡単
に説明する。図１は、互いに動作速度の異なる第１の回
路１および第２の回路２間で、デジタルデータの転送を
行う場合に、両者を媒介するために用いられる一般的な
ＦＩＦＯメモリ３を示す概念図である。第１の回路１は
第１のクロックＣＫ１で動作し、第２の回路２は第２の
クロックＣＫ２で動作するため、両回路は非同期動作を
行うことになり、両者間でデータ転送を行う場合には、
時間差を吸収するためのＦＩＦＯメモリ３を媒介させる
必要がある。ここに示すＦＩＦＯメモリ３には、転送す
べきデータのビット数に応じた容量をもつ記憶部が合計
６個設けられている。たとえば、転送すべきデータが８
ビットのデータである場合には、６個の記憶部Ａ〜Ｆ
は、いずれも８ビットのデータを格納する記憶容量を有
しており、このＦＩＦＯメモリ３は、８ビット６ワード
の容量をもったメモリとして機能する。

【００１６】ここで、第１の回路１から第２の回路２
へ、デジタルデータＸ１，Ｘ２，Ｘ３，…を転送する場
合は、次のような処理が行われる。まず、第１の回路１
からは、第１のクロックＣＫ１に同期したタイミング
で、転送すべきデータＸ１，Ｘ２，Ｘ３が順次出力され
る。これらのデータは、ＦＩＦＯメモリ３内の空いてい
る記憶部へと順次格納されてゆく。一方、第２の回路２
からのデータの取り込み要求があると、ＦＩＦＯメモリ
３内に格納されたデータが格納された順に、第２のクロ
ックＣＫ２に同期したタイミングで順次読み出される。
このような先入れ先出しの処理を行うために、書込ポイ
ンタＰwrite と読出ポインタＰreadとが利用される。書
込ポインタＰwrite は、第１の回路１から出力されたデ
ータを書き込むべき記憶部を指し示すポインタであり、
読出ポインタＰreadは、第２の回路へとデータを読み出
すべき記憶部を指し示すポインタである。たとえば、図
１に示す例では、記憶部Ａ，Ｂ，Ｃには、既にデータＸ
１，Ｘ２，Ｘ３が書き込まれており、書込ポインタＰwr
ite は次にデータを書き込むべき記憶部Ｄを指し示して
いる。第１の回路１から次のデータＸ４が出力される
と、このデータＸ４は書込ポインタＰwrite が指し示し
ている記憶部Ｄに書き込まれることになり、書込ポイン
タＰwrite は次の記憶部Ｅを指し示すように更新され
る。一方、第２の回路２へデータを読み出す場合には、
まず、読出ポインタＰreadが指し示している記憶部Ａか
らデータＸ１が読み出されることになり、読出ポインタ
Ｐreadは次の記憶部Ｂを指し示すように更新される。

【００１７】このＦＩＦＯメモリ３には、全記憶部が満
状態になったことを示す信号ＦＵＬＬを第１の回路１へ
送信する機能と、全記憶部が空状態になったことを示す
信号ＥＭＰＴＹを第２の回路２へ送信する機能と、が備
わっている。たとえば、図１に示す状態において、デー
タ読出しが行われることなしに、新たなデータＸ４，Ｘ
５，Ｘ６が書き込まれると、全記憶部が満状態となるの
で、第１の回路１に対して信号ＦＵＬＬが送信される。
第１の回路１は、この信号ＦＵＬＬが送信された場合に
は、データ転送処理を一時休止する。逆に、図１に示す
状態において、更なるデータ書き込みが行われることな
しに、格納されていた全データＸ１，Ｘ２，Ｘ３が読み
出されると、全記憶部が空状態となるので、第２の回路
２に対して信号ＥＭＰＴＹが送信される。第２の回路２
は、この信号ＥＭＰＴＹが送信された場合には、データ
取込処理を一時休止する。

【００１８】このような機能をもったＦＩＦＯメモリを
実現するために、従来は、デュアルポートＳＲＡＭが用
いられていた。図２は、従来のＦＩＦＯメモリの一般的
な構成を示すブロック図である。このＦＩＦＯメモリの
主たる構成要素は、デュアルポートＳＲＡＭ４とコント
ロール部５である。デュアルポートＳＲＡＭ４は、書込
ポートと読出ポートとを有し、第１の回路１が出力した
データは、第１のクロックＣＫ１に同期したタイミング
で、書込ポートから書き込まれ、第２の回路２へ取り込
むデータは、第２のクロックＣＫ２に同期したタイミン
グで、読出ポートから読み出される。コントロール部５
は、書込ポートに対して書込アドレスを指示するととも
に、読出ポートに対して読出アドレスを指示する機能を
有する。これらのアドレスは、図１における書込ポイン
タＰwrite および読出ポインタＰreadに相当するもので
あり、書込ポートに与えられたデータは、書込アドレス
によって指定されるＳＲＡＭ内のアドレス場所に格納さ
れ、読出ポートから取り出されるデータは、読出アドレ
スによって指定されるＳＲＡＭ内のアドレス場所から取
り出されることになる。コントロール部５は、書込処理
あるいは読出処理が行われるごとに、書込アドレスある
いは読出アドレスを更新する処理を行い、両アドレスの
差が所定の条件を満たした場合には、信号ＦＵＬＬある
いは信号ＥＭＰＴＹを生成して送信する処理を行う。

【００１９】このような従来のＦＩＦＯメモリを設計す
る場合、デュアルポートＳＲＡＭ４については、ハード
マクロモジュールとしてセルライブラリ内に用意されて
いる汎用のデュアルポートＳＲＡＭをそのまま利用すれ
ばよいが、コントロール部５については、カウンタ、比
較器、組み合わせ論理回路、などの部品を組み合わせた
ソフトマクロモジュールとして、その都度、新たに設計
せざるを得ない。このため、設計作業に多大な労力と時
間が必要になることは既に述べたとおりである。

【００２０】§２． 本発明に係るＦＩＦＯメモリ 本発明に係るＦＩＦＯメモリ１０の基本構成を、図３の
ブロック図に示す。このＦＩＦＯメモリ１０の主たる構
成要素は、メモリモジュール１１と制御モジュール１２
である。メモリモジュール１１は、転送すべきデータの
ビット数に応じた容量をもつ記憶部を、複数Ｍ個配置し
てなるモジュールであり、図示の例では、８ビットの容
量をもつ６個の記憶部１１ａ〜１１ｆにより、メモリモ
ジュール１１が構成されている。一方、制御モジュール
１２は、これら各記憶部に対応して設けられたＭ個の制
御部からなるモジュールであり、図示の例では、６個の
記憶部１１ａ〜１１ｆにそれぞれ対応して設けられた６
個の制御部１２ａ〜１２ｆにより、制御モジュール１２
が構成されている。

【００２１】第１の回路１から出力された８ビットのデ
ータＸ１，Ｘ２，Ｘ３，…は、メモリモジュール１１内
の６個の記憶部１１ａ〜１１ｆのいずれかに書き込まれ
ることになり、格納されたデータＸ１，Ｘ２，Ｘ３は、
格納された順に、第２の回路２へと読み出されることに
なるが、このとき、制御モジュール１２によって、どの
記憶部へ書き込みを行うか、あるいはどの記憶部から読
出しを行うか、が指示される。このような指示を行うた
めに、各制御部１２ａ〜１２ｆには、それぞれ書込場所
フラグＷおよび読出場所フラグＲを格納する領域が設け
られている。図示の例では、各制御部は破線で上下の領
域に分割されており、上部が書込場所フラグＷを格納す
る領域、下部が読出場所フラグＲを格納する領域であ
る。ここでは、書込場所フラグＷも読出場所フラグＲも
いずれもビット“１”によって表されており、ビット
“０”が記された領域はフラグが格納されていない状態
を示し、ビット“１”が記された領域はフラグが格納さ
れている状態を示している。

【００２２】具体的には、図３に示されている例では、
書込場所フラグＷは制御部１２ｄに格納されており、読
出場所フラグＲは制御部１２ａに格納されている。書込
場所フラグＷは、第１の回路１からデータが出力された
場合に、このデータを書き込むべき場所を示しており、
読出場所フラグＲは、第２の回路２へデータを取り込む
場合に、データを読み込むべき場所を示している。

【００２３】第１の回路１から第１のクロックＣＫ１に
同期してデータが出力されると、メモリモジュール１１
は、その時点において書込場所フラグＷが格納されてい
る制御部に対応する記憶部に、この出力されたデータを
書き込む処理を行い、書込場所フラグＷを格納していた
制御部は、この書込場所フラグＷを後段の制御部へと転
送する処理を行う。たとえば、図示の状態において、第
１の回路１からデータＸ４が出力された場合、このデー
タＸ４は、現在、書込場所フラグＷが格納されている制
御部１２ｄに対応する記憶部１１ｄに書き込まれること
になる。そして、書込場所フラグＷは、制御部１２ｄか
ら後段の制御部１２ｅへと転送される（制御部１２ｄの
上部がビット“０”になり、制御部１２ｅの上部がビッ
ト“１”になる）。

【００２４】一方、第２の回路２から第２のクロックＣ
Ｋ２に同期してデータ入力の要求があると、メモリモジ
ュール１１は、その時点において読出場所フラグＲが格
納されている制御部に対応する記憶部から、データを読
出して第２の回路へ与える処理を行い、読出場所フラグ
Ｒを格納していた制御部は、この読出場所フラグＲを後
段の制御部へ転送する処理を行う。たとえば、図示の状
態において、第２の回路２へデータを取り込む場合、現
在、読出場所フラグＲが格納されている制御部１２ａに
対応する記憶部１１ａに格納されているデータＸ１が第
２の回路２へと読み出されることになる。そして、読出
場所フラグＲは、制御部１２ａから後段の制御部１２ｂ
へと転送される（制御部１２ａの下部がビット“０”に
なり、制御部１２ｂの下部がビット“１”になる）。

【００２５】このように、書込場所フラグＷおよび読出
場所フラグＲは、常に、制御モジュール１２を構成する
各制御部１２ａ〜１２ｆのいずれか１つに格納され、第
１のクロックＣＫ１に同期した書込処理が実行されるた
びに書込場所フラグＷは後段の制御部へと転送され、第
２のクロックＣＫ２に同期した読出処理が実行されるた
びに読出場所フラグＲは後段の制御部へと転送される。
図示の例では、図の左から右へ、位置Ａ，Ｂ，Ｃ，Ｄ，
Ｅ，Ｆの順に各段が定義されており、各フラグは、制御
部１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆの
順に転送されることになる（図では、ビット“１”が１
ますずつ右へ移動してゆくことになる）。ただし、位置
Ｆの後段として位置Ａが定義されており、制御部１２ｆ
から転送されたフラグは制御部１２ａへと戻るような循
環ループが形成されることになる。

【００２６】なお、このＦＩＦＯメモリ１０を最初に利
用する場合には、リセット信号を与えることにより初期
設定を行う。すなわち、このＦＩＦＯメモリ１０にリセ
ット信号を与えると、書込場所フラグＷおよび読出場所
フラグＲは、いずれも初段となる制御部１２ａに格納さ
れた状態になる（図では、一番左の上下のますにそれぞ
れビット“１”が記入され、他のすべてのますにビット
“０”が記入された状態になる）。もっとも、初段の位
置は必ずしも位置Ａにする必要はなく、任意の位置に定
義してかまわない。この初期設定の状態では、メモリモ
ジュール１１を構成するすべての記憶部１１ａ〜１１ｆ
は空として扱われる。

【００２７】リセットを行った後に、第１の回路１から
出力された最初のデータＸ１は、その時点で書込場所フ
ラグＷが格納されている制御部１２ａに対応した記憶部
１１ａに書き込まれ、書込場所フラグＷは次の制御部１
２ｂへと転送される。続いて、第１の回路１から出力さ
れたデータＸ２は、その時点で書込場所フラグＷが格納
されている制御部１２ｂに対応した記憶部１１ｂに書き
込まれ、書込場所フラグＷは次の制御部１２ｃへと転送
される。更に、第１の回路１からデータＸ３が出力され
ると、このデータＸ３は、その時点で書込場所フラグＷ
が格納されている制御部１２ｃに対応した記憶部１１ｃ
に書き込まれ、書込場所フラグＷは次の制御部１２ｄへ
と転送される。図３に示す各フラグの状態は、このとき
の状態を示すものである。このように、制御モジュール
１２内に格納された書込場所フラグＷおよび読出場所フ
ラグＲによって、データの書込場所および読出場所を決
定するようにすれば、先入れ先出しによるデータの受け
渡しが可能になる。

【００２８】また、このＦＩＦＯメモリ１０では、全記
憶部１１ａ〜１１ｆが満状態になると、信号ＦＵＬＬが
第１の回路１へと送信され、全記憶部１１ａ〜１１ｆが
空状態になると、信号ＥＭＰＴＹが第２の回路２へと送
信される。これは、各制御部１２ａ〜１２ｆが次のよう
な機能を有しているためである。すなわち、各制御部１
２ａ〜１２ｆは、読出場所フラグＲを格納しているとき
に、前段から書込場所フラグＷの転送を受けると、第１
の回路１に対して信号ＦＵＬＬを送信し、逆に、書込場
所フラグＷを格納しているときに、前段から読出場所フ
ラグＲの転送を受けると、第２の回路２に対して信号Ｅ
ＭＰＴＹを送信する機能を有する。

【００２９】この機能を、図３の例に基づいて具体的に
説明しよう。たとえば、図３に示す状態において、第２
の回路２へのデータ読出しが行われることなしに、第１
の回路１から新たなデータＸ４，Ｘ５，Ｘ６が出力され
ると、記憶部１１ｄ，１１ｅ，１１ｆに、それぞれデー
タＸ４，Ｘ５，Ｘ６が書き込まれることになり、全記憶
部が満状態になる。このとき、データＸ６が記憶部１１
ｆに書き込まれた時点で、制御部１２ｆに格納されてい
た書込場所フラグＷが後段へと転送される処理が行わ
れ、書込場所フラグＷは循環して制御部１２ａへと転送
されることになる。すると、制御部１２ａは、読出場所
フラグＲを格納しているときに、前段から書込場所フラ
グＷの転送を受けたことになるので、第１の回路１に対
して信号ＦＵＬＬを送信する。第１の回路１は、この信
号ＦＵＬＬの送信を受けると、データ転送処理を一時休
止することになる。これにより、ＦＩＦＯメモリ１０が
オーバーフローすることを防ぐことができる。

【００３０】逆に、図３に示す状態において、更なるデ
ータ書き込みが行われることなしに、格納されていた全
データＸ１，Ｘ２，Ｘ３が第２の回路２へと読み出され
ると、全記憶部が空状態となる。このとき、データＸ３
が記憶部１１ｃから読み出された時点で、制御部１２ｃ
に格納されていた読出場所フラグＲが後段へと転送され
る処理が行われ、読出場所フラグＲは制御部１２ｄへと
転送されることになる。すると、制御部１２ｄは、書込
場所フラグＷを格納しているときに、前段から読出場所
フラグＲの転送を受けたことになるので、第２の回路２
に対して信号ＥＭＰＴＹを送信する。第２の回路２は、
この信号ＥＭＰＴＹの送信を受けると、データ取込処理
を一時休止することになる。これにより、ＦＩＦＯメモ
リ１０から誤ったデータ読出しが行われることを防ぐこ
とができる。

【００３１】§３． 本発明に係るＦＩＦＯメモリの設
計方法 上述した本発明に係るＦＩＦＯメモリ１０のメリット
は、メモリモジュール１１および制御モジュール１２
を、いずれもセルライブラリ内に用意されたハードマク
ロモジュールの組み合わせとして構成でき、設計作業を
単純化させることができる点にある。以下、この設計方
法を説明する。

【００３２】まず、セルライブラリ内に用意された１ビ
ットの記憶素子２１のセルを、図４に示すように、Ｍワ
ード分だけ横方向に配置し、その一端に書込データバッ
ファ２２および読出データバッファ２３のセルを配置
し、単位行ユニット２０を形成する。ここで、１ビット
の記憶素子のセル２１、書込データバッファのセル２
２、読出データバッファのセル２３は、いずれも汎用性
のあるセルであり、一般的なセルライブラリに既存のも
のをそのまま利用することができる（これら各セルとし
ては、図の縦方向の寸法が同じものを用いるようにす
る）。続いて、図５に示すように、この単位行ユニット
２０を縦方向にＬ個分だけ配置すれば、ＬビットＭワー
ドの記憶容量をもったメモリモジュールを構成すること
ができる。ここで、縦方向に並んだ各列ごとのＬ個の記
憶素子のセル２１によって、１つの記憶部が形成される
ことになる（たとえば、図５の第１列目に並んだＬ個の
記憶素子のセル２１によって、図３に示す記憶部１１ａ
が形成される）。

【００３３】続いて、図６に示すように、Ｍ個の制御部
のセル３１を用意し、これらを、第１列目から第Ｍ列目
までのＭ個の記憶部と同じピッチで並べて配置すれば制
御モジュールを構成することができ、各記憶部とこれに
対応する各制御部とが互いに隣接配置されるようにな
る。個々の制御部のセル３１は、§２で述べた機能をも
つ素子であり、もちろん、従来から利用されている既存
の一般的なセルライブラリには用意されていない。した
がって、本発明を実施する上では、このような機能をも
つ制御部のセル３１を新たなセルとして設計し、これを
セルライブラリに新規登録しておくとよい。各制御部の
セル３１は、いずれも同一の機能を有するので（リセッ
ト信号によって、書込場所フラグＷおよび読出場所フラ
グＲを初期設定する場合には、初期設定機能をもった特
別なセルを用意する必要があるが、これについては、後
述する実施例で述べる）、実際に設計するＦＩＦＯメモ
リのワード数にかかわらず、単一の制御部のセル３１を
ライブラリに登録しておけばよい。

【００３４】最後に、図７に示すように、Ｍ個の制御部
のセル３１から構成される制御モジュールに対して、第
１の回路１で用いる第１のクロック信号ＣＫ１を、書込
用クロックＷＣＬＫとして与え、第２の回路２で用いる
第２のクロック信号ＣＫ２を、読出用クロックＲＣＬＫ
として与え、各制御部のセル３１から送信される信号Ｆ
ＵＬＬを第１の回路１へ与え、各制御部のセル３１から
送信される信号ＥＭＰＴＹを第２の回路２へ与えるよう
にし、必要に応じて、リセット信号ＲＥＳＥＴを与える
ようにすれば、本発明に係るＦＩＦＯメモリの設計は完
了である。

【００３５】このような方法で設計を行えば、任意のビ
ット数Ｌ、任意のワード数ＭをもったＦＩＦＯメモリ
を、セルライブラリとして供給されるハードマクロモジ
ュールにより設計することができるので、セルを縦横に
並べる単純な配置作業と、セル相互の単純な配線作業に
よって設計を行うことが可能になり、設計作業の負担は
大幅に軽減されることになる。

【００３６】

【実施例】図８および図９に、本発明に用いることがで
きる制御部の具体的な回路の回路図を示す。図８に示す
制御部１００は、Ｍワードの記憶容量をもつＦＩＦＯメ
モリの第ｎ列目（１≦ｎ≦Ｍ−１）に用いられるセルで
あり、図９に示す制御部２００は、Ｍワードの記憶容量
をもつＦＩＦＯメモリの第Ｍ列目（最上位ワード）に用
いられるセルである。両者の相違は、リセット信号ＲＥ
ＳＥＴが与えられたときの動作のみである。すなわち、
図８に示す制御部１００は、リセット信号ＲＥＳＥＴが
与えられると、右側の端子Ｗ（ｎ），Ｒ（ｎ）に論理値
“０”（フラグなしを示すビット）が出力されるのに対
し、図９に示す制御部２００は、リセット信号ＲＥＳＥ
Ｔが与えられると、右側の端子Ｗ（Ｍ），Ｒ（Ｍ）に論
理値“１”（フラグありを示すビット）が出力される。
別言すれば、リセット信号ＲＥＳＥＴが与えられたと
き、図８に示す制御部１００では、書込場所フラグＷお
よび読出場所フラグＲのいずれもが生成されないのに対
し、図９に示す制御部２００では、書込場所フラグＷお
よび読出場所フラグＲの双方が生成されることになる。
具体的には、たとえば、図３に示すように、６ワードの
記憶容量（Ｍ＝６）をもつＦＩＦＯメモリを構成する場
合、制御部１２ａ〜１２ｅまでの５つの制御部として
は、図８に示す制御部１００が用いられ、最後の制御部
１２ｆとして、図９に示す制御部２００が用いられるこ
とになる。

【００３７】図８および図９に示す回路は、いずれも論
理ゲートと順序回路との組み合わせによって構成されて
いる。図１０〜図１２は、これらの回路に用いられてい
る３種類の順序回路（各図(a) ）とその真理値表（各図
(b) ）を示すものである。真理値表の「Ｘ」は、任意の
論理値を示し、「Latch 」は直前の論理値が保持される
ことを示す。

【００３８】制御部１００，２００は、許可信号出力部
１１０，２１０、書込場所フラグ格納部１２０，２２
０、満空信号発生部１３０，２３０、読出場所フラグ格
納部１４０，２４０の４つの部分から構成されている。
ここで、書込場所フラグ格納部１２０，２２０は、図３
に示す各制御部１２ａ〜１２ｆの上部のますに相当する
機能を果たし、読出場所フラグ格納部１４０，２４０
は、図３に示す各制御部１２ａ〜１２ｆの下部のますに
相当する機能を果たす。

【００３９】すなわち、書込場所フラグ格納部１２０，
２２０内の順序回路は、論理値“０”もしくは“１”を
一時的に保持し、第１の回路側から与えられる第１のク
ロック信号（書込クロック信号ＷＣＬＫ）に同期して、
保持した論理値を図の左から右へと転送する処理を実行
する。たとえば、図８に示す制御部１００では、前段か
ら転送されてきた論理値Ｗ（ｎ−１）が、書込クロック
信号ＷＣＬＫの立ち下がりエッジに同期して第１段目の
順序回路に取り込まれ、続く立上がりエッジに同期して
第２段目の順序回路に取り込まれ、次の立ち下がりエッ
ジに同期して、論理値Ｗ（ｎ）として後段へと転送され
ることになる。なお、第Ｍ列目に設けられた図９に示す
制御部２００から出力された論理値Ｗ（Ｍ）は、第１列
目に設けられた図８に示す制御部１００へ、論理値Ｗ
（ｎ−１）として戻されることになる。

【００４０】同様に、読出場所フラグ格納部１４０，２
４０内の順序回路は、論理値“０”もしくは“１”を一
時的に保持し、第２の回路側から与えられる第２のクロ
ック信号（読出クロック信号ＲＣＬＫ）に同期して、保
持した論理値を図の左から右へと転送する処理を実行す
る。たとえば、図８に示す制御部１００では、前段から
転送されてきた論理値Ｒ（ｎ−１）が、読出クロック信
号ＲＣＬＫの立ち下がりエッジに同期して第１段目の順
序回路に取り込まれ、続く立上がりエッジに同期して第
２段目の順序回路に取り込まれ、次の立ち下がりエッジ
に同期して、論理値Ｒ（ｎ）として後段へと転送される
ことになる。なお、第Ｍ列目に設けられた図９に示す制
御部２００から出力された論理値Ｒ（Ｍ）は、第１列目
に設けられた図８に示す制御部１００へ、論理値Ｒ（ｎ
−１）として戻されることになる。

【００４１】前述したように、これらの回路にリセット
信号ＲＥＳＥＴが与えられると、図８に示す制御部１０
０は、論理値Ｗ（ｎ），Ｒ（ｎ）としてビット“０”を
生成して後段へと転送する処理を行うが、図９に示す制
御部２００は、論理値Ｗ（Ｍ），Ｒ（Ｍ）としてビット
“１”を生成して後段へと転送する処理を行う。したが
って、リセット信号を与えた直後の初期設定状態では、
第１列目の制御部１００内に、書込場所フラグＷおよび
読出場所フラグＲが保持された状態、すなわち、順序回
路に論理値“１”が保持された状態となり、第２列目〜
第（Ｍ−１）列目の制御部１００および第Ｍ列目の制御
部２００内の各順序回路に論理値“０”が保持された状
態となる。以後、書込場所フラグ格納部１２０，２２０
内に保持された論理値“１”（書込場所フラグＷ）は、
書込クロック信号ＷＣＬＫの１クロック周期ごとに後段
へと転送されてゆき、読出場所フラグ格納部１４０，２
４０内に保持された論理値“１”（読出場所フラグＲ）
は、読出クロック信号ＲＣＬＫの１クロック周期ごとに
後段へと転送されてゆく。

【００４２】許可信号出力部１１０，２１０は、書込場
所フラグＷを格納しているとき、すなわち、書込場所フ
ラグ格納部１２０，２２０内の順序回路が論理値“１”
を保持しているときに、書込許可信号ＷＷ（ｎ），ＷＷ
（Ｍ）を出力し、読出場所フラグＲを格納していると
き、すなわち、読出場所フラグ格納部１４０，２４０内
の順序回路が論理値“１”を保持しているときに、読出
許可信号ＲＲ（ｎ），ＲＲ（Ｍ）を出力する機能を有す
る。書込許可信号ＷＷ（ｎ），ＷＷ（Ｍ）および読出許
可信号ＲＲ（ｎ），ＲＲ（Ｍ）は、対応する列の記憶部
内のメモリ素子へと供給され、その列（ワード）に対す
る書き込みもしくは読出し処理が実行されることにな
る。許可信号出力部１１０，２１０内に設けられたバッ
ファは、メモリ素子に対するドライブバッファとして機
能し、これらのバッファの駆動能力は、各記憶部のビッ
ト数Ｌに応じて定める必要がある。

【００４３】また、満空信号発生部１３０，２３０は、
読出場所フラグＲを格納しているときに、前段から書込
場所フラグＷの転送を受けたときに信号ＦＵＬＬを発生
し、逆に、書込場所フラグＷを格納しているときに、前
段から読出場所フラグＲの転送を受けたときに信号ＥＭ
ＰＴＹを発生する処理を行う。別言すれば、読出場所フ
ラグ格納部１４０，２４０内の順序回路が論理値“１”
を保持している状態のときに、書込場所フラグ格納部１
２０，２２０へ前段から論理値“１”が転送されてきた
場合に、信号ＦＵＬＬを発生し、書込場所フラグ格納部
１２０，２２０内の順序回路が論理値“１”を保持して
いる状態のときに、読出場所フラグ格納部１４０，２４
０へ前段から論理値“１”が転送されてきた場合に、信
号ＥＭＰＴＹを発生する機能を有する。なお、リセット
信号ＲＥＳＥＴを与えた直後にも、信号ＥＭＰＴＹが発
生する。

【００４４】図１３は、上述した制御部１００，２００
を用いて構成したＦＩＦＯメモリの動作を示すタイミン
グチャートである。時刻ｔ１においてリセット信号ＲＥ
ＳＥＴを与えた直後は、いずれの記憶部にもデータは書
き込まれておらず、信号ＥＭＰＴＹが論理“１”となり
活性化される。期間Ｔ１，Ｔ２は、データＤａｔａ
（Ｗ）の書込動作タイミングを示しており、書込クロッ
ク信号ＷＣＬＫの立ち上がりエッジに相当する時刻ｔ２
に同期して書き込みが行われている。データが正確に書
き込まれるように、時刻ｔ２の前に準備時間（setup ti
me）として期間Ｔ１が確保され、時刻ｔ２の後に保持時
間（hold time ）として期間Ｔ２が確保されている。ま
た、図示の例では、この書き込みにより、ＦＩＦＯメモ
リは満状態となっており、信号ＦＵＬＬが論理“１”と
なり活性化されている。続く期間Ｔ３では、満状態にな
ったＦＩＦＯメモリから、データＤａｔａ（Ｒ）の読出
しが実行されたため、時刻ｔ３において、信号ＦＵＬＬ
が論理“０”となり不活性化されている。また、時刻ｔ
４では、全データが読み出された結果、再び信号ＥＭＰ
ＴＹが論理“１”となり活性化されているが、続く時刻
ｔ５において、次のデータＤａｔａ（Ｗ）の書き込みが
行われ、信号ＥＭＰＴＹは論理“０”となり不活性化さ
れている。

【００４５】図１４は、図８に示す制御部１００に対応
するセルを（Ｍ−１）個配置するとともに、図９に示す
制御部２００に対応するセルを１個配置することによ
り、制御モジュールを構成した例を示すブロック図であ
る。制御部１００および制御部２００のセルの横幅を、
各記憶素子のセル幅に等しくしておけば、各記憶素子の
セルと各制御部のセルとを同じピッチで横方向に配置す
ることができる。また、各記憶素子における書込許可信
号ＷＷおよび読出許可信号ＲＲの入力端子位置と、各制
御部における書込許可信号ＷＷおよび読出許可信号ＲＲ
の出力端子位置とが一致するようにしておけば、配線は
非常に単純化される（単に、セルを隣接配置するだけで
よい）。また、書込場所フラグＷを転送するための端子
Ｗ（ｎ）や、読出場所フラグＲを転送するための端子Ｒ
（ｎ）の縦方向位置は、個々の制御部で共通のため、こ
れらの端子の相互接続も非常に単純化される（やはり、
セルを隣接配置するだけでよい）。各クロック信号ＷＣ
ＬＫ，ＲＣＬＫや、信号ＦＵＬＬ，信号ＥＭＰＴＹにつ
いての配線も同様である。ただ、第Ｍ列目の制御部の端
子Ｗ（Ｍ）を、第１列目の制御部の端子Ｗ（０）へ接続
し、第Ｍ列目の制御部の端子Ｒ（Ｍ）を、第１列目の制
御部の端子Ｒ（０）へ接続する配線は別途必要になる。

【００４６】

【発明の効果】以上のとおり本発明によれば、複数Ｍ個
の記憶部からなるメモリモジュールと、複数Ｍ個の制御
部からなる制御モジュールと、によってＦＩＦＯメモリ
を構成するようにしたため、設計作業を単純化させるこ
とができるようになる。

【図面の簡単な説明】

【図１】一般的なＦＩＦＯメモリを用いたデータ転送の
原理を示すブロック図である。

【図２】従来のＦＩＦＯメモリの一般的な構成を示すブ
ロック図である。

【図３】本発明に係るＦＩＦＯメモリの基本構成を示す
ブロック図である。

【図４】図３に示すＦＩＦＯメモリを設計する第１のプ
ロセスを示す図である。

【図５】図３に示すＦＩＦＯメモリを設計する第２のプ
ロセスを示す図である。

【図６】図３に示すＦＩＦＯメモリを設計する第３のプ
ロセスを示す図である。

【図７】図３に示すＦＩＦＯメモリを設計する第４のプ
ロセスを示す図である。

【図８】本発明に係るＦＩＦＯメモリに第１の制御部と
して用いる回路の一例を示す回路図である。

【図９】本発明に係るＦＩＦＯメモリに第２の制御部と
して用いる回路の一例を示す回路図である。

【図１０】図８および図９に示す回路図に用いられてい
る第１の順序回路およびその真理値表を示す図である。

【図１１】図８および図９に示す回路図に用いられてい
る第２の順序回路およびその真理値表を示す図である。

【図１２】図８および図９に示す回路図に用いられてい
る第３の順序回路およびその真理値表を示す図である。

【図１３】図８および図９に示す回路を用いて構成した
ＦＩＦＯメモリの動作を示すタイミングチャートであ
る。

【図１４】図８および図９に示す制御部を配置すること
により構成した制御モジュールを示すブロック図であ
る。

【符号の説明】

１…第１の回路 ２…第２の回路 ３…ＦＩＦＯメモリ ４…デュアルポートＳＲＡＭ ５…コントロール部 １０…ＦＩＦＯメモリ １１…メモリモジュール １１ａ〜１１ｆ…記憶部 １２…制御モジュール １２ａ〜１２ｆ…制御部 ２０…単位行ユニット ２１…１ビットの記憶素子のセル ２２…書込データバッファのセル ２３…読出データバッファのセル ３１…制御部のセル １００…第１の制御部 １１０…許可信号出力部 １２０…書込場所フラグ格納部 １３０…満空信号発生部 １４０…読出場所フラグ格納部 ２００…第２の制御部 ２１０…許可信号出力部 ２２０…書込場所フラグ格納部 ２３０…満空信号発生部 ２４０…読出場所フラグ格納部 Ａ〜Ｆ…データを格納する位置／記憶部 ＥＭＰＴＹ…空状態を示す信号 ＦＵＬＬ…満状態を示す信号 Ｐread…読出ポインタ Ｐwrite …書込ポインタ ＲＣＬＫ…読出クロック信号 ＲＥＳＥＴ…リセット信号 Ｒ（ｎ−１），Ｒ（ｎ），Ｒ（Ｍ−１），Ｒ（Ｍ）…転
送される読出場所フラグ ＲＲ（ｎ），ＲＲ（Ｍ）…読出許可信号 ＷＣＬＫ…書込クロック信号 Ｗ（ｎ−１），Ｗ（ｎ），Ｗ（Ｍ−１），Ｗ（Ｍ）…転
送される書込場所フラグ ＷＷ（ｎ），ＷＷ（Ｍ）…書込許可信号 Ｘ１〜Ｘ３…転送すべきデータ Ｘ（１），Ｘ（Ｌ）…転送すべきデータの各ビット

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１のクロックで動作する第１の回路か
   ら、第２のクロックで動作する第２の回路へ、デジタル
   データを転送する際に、両回路の間でデータの受け渡し
   を行う機能をもったＦＩＦＯメモリにおいて、 転送すべきデータのビット数に応じた容量をもつ記憶部
   を、複数Ｍ個配置してなるメモリモジュールと、 前記各記憶部に対応して設けられたＭ個の制御部からな
   る制御モジュールと、 を備え、 前記各制御部には、書込場所フラグＷおよび読出場所フ
   ラグＲを格納する機能と、これらのフラグを後段の制御
   部へ転送する機能とを設け、リセット信号が与えられた
   ときに、前記書込場所フラグＷおよび前記読出場所フラ
   グＲが、初段となる所定の制御部に格納されるように
   し、 第１の回路から第１のクロックに同期してデータが出力
   されたら、メモリモジュールは、その時点において書込
   場所フラグＷが格納されている制御部に対応する記憶部
   に、この出力されたデータを書き込む処理を行い、書込
   場所フラグＷを格納していた制御部は、この書込場所フ
   ラグＷを後段の制御部へと転送する処理を行い、 第２の回路から第２のクロックに同期したデータ入力の
   要求があったら、メモリモジュールは、その時点におい
   て読出場所フラグＲが格納されている制御部に対応する
   記憶部から、データを読出して第２の回路へ与える処理
   を行い、読出場所フラグＲが格納されていた制御部は、
   この読出場所フラグＲを後段の制御部へ転送する処理を
   行い、 各制御部は、読出場所フラグＲを格納しているときに、
   前段から書込場所フラグＷの転送を受けたときに、第１
   の回路に対してＦＩＦＯメモリが満状態であることを示
   す信号ＦＵＬＬを送信し、逆に、書込場所フラグＷを格
   納しているときに、前段から読出場所フラグＲの転送を
   受けたときに、第２の回路に対してＦＩＦＯメモリが空
   状態であることを示す信号ＥＭＰＴＹを送信する機能を
   有することを特徴とするＦＩＦＯメモリ。
2. 【請求項２】 請求項１に記載のＦＩＦＯメモリにおい
   て、 １ビットの記憶素子を縦方向にＬ個並べて配置すること
   によりＬビットの容量をもった記憶部を構成し、この記
   憶部を横方向にＭ個並べて配置することによりＬビット
   Ｍワードの容量をもったメモリモジュールを構成し、 制御部を前記記憶部と同じピッチで横方向にＭ個並べて
   配置することにより制御モジュールを構成し、 各記憶部とこれに対応する各制御部とが互いに隣接配置
   されるようにしたことを特徴とするＦＩＦＯメモリ。
3. 【請求項３】 請求項２に記載のＦＩＦＯメモリにおい
   て、 リセット信号が与えられたときに、書込場所フラグＷお
   よび読出場所フラグＲのいずれも生成しない第１の制御
   部と、リセット信号が与えられたときに、書込場所フラ
   グＷおよび読出場所フラグＲの双方を生成する第２の制
   御部と、を用意し、第１の制御部を（Ｍ−１）個配置す
   るとともに、第２の制御部を１個配置することにより、
   制御モジュールを構成したことを特徴とするＦＩＦＯメ
   モリ。
4. 【請求項４】 請求項２または３に記載のＦＩＦＯメモ
   リにおいて、 各制御部は、書込場所フラグＷを格納しているときに、
   対応する記憶部内の記憶素子に対して書込許可信号ＷＷ
   を出力し、読出場所フラグＲを格納しているときに、対
   応する記憶部内の記憶素子に対して読出許可信号ＲＲを
   出力することを特徴とするＦＩＦＯメモリ。
5. 【請求項５】 請求項２に記載のＦＩＦＯメモリの製造
   方法において、 各記憶素子および各制御部を、それぞれハードマクロモ
   ジュールとしてライブラリに登録されたセルの形式で用
   意し、 前記記憶素子についてのセルを、縦方向にＬ個、横方向
   にＭ個配列することにより、ＬビットＭワードの容量を
   もったメモリモジュールを構成し、 前記制御部についてのセルを、前記記憶素子についての
   セルと同じピッチで横方向にＭ個並べて配置することに
   より制御モジュールを構成することを特徴とするＦＩＦ
   Ｏメモリの製造方法。