JPH0454713A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPH0454713A JPH0454713A JP16427390A JP16427390A JPH0454713A JP H0454713 A JPH0454713 A JP H0454713A JP 16427390 A JP16427390 A JP 16427390A JP 16427390 A JP16427390 A JP 16427390A JP H0454713 A JPH0454713 A JP H0454713A
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- Japan
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- signal processing
- analog
- sample
- signal
- processing circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
を産業上の利用分野）
本発明は高速なアナログ信号を複数の低速なアナログ信
号に分離変換する信号処理回路に関する。
号に分離変換する信号処理回路に関する。
（従来の技術）
従来、アナログ信号は該アナログ信号に含まれている最
高の周波数を含む周波数帯を処理し得るｌ系統の信号処
理回路によフて増幅、濾波等の信号処理が行われていた
。
高の周波数を含む周波数帯を処理し得るｌ系統の信号処
理回路によフて増幅、濾波等の信号処理が行われていた
。
上述した従来の信号処理回路は、アナログ入力信号の周
波数が高い場合、高級な回路構成が必要でコスト高とな
り、また、周波数帯域の十分な信号処理回路を容易に入
手できず、さらに高度な集積度の集積回路の実現ができ
ないという欠点がある。
波数が高い場合、高級な回路構成が必要でコスト高とな
り、また、周波数帯域の十分な信号処理回路を容易に入
手できず、さらに高度な集積度の集積回路の実現ができ
ないという欠点がある。
本発明の目的輪周波数帯域の低いアナログ信号処理回路
を用いて、より高い周波数の信号を処理できる信号処理
回路を提供することである。
を用いて、より高い周波数の信号を処理できる信号処理
回路を提供することである。
本発明の信号処理回路は、
アナログ入力信号の受信部と、
受信したアナログ信号を予め決められたサンプリング位
相毎に設けられて、前記受信部に並列に接続され、それ
ぞれが入力されたアナログ信号を予め決められた周期に
より順次サンプリングして保持し、該サンプリングされ
た値を前記周期に従って時系列アナログ信号として出力
する複数個のサンプルホールド回路を有している。
相毎に設けられて、前記受信部に並列に接続され、それ
ぞれが入力されたアナログ信号を予め決められた周期に
より順次サンプリングして保持し、該サンプリングされ
た値を前記周期に従って時系列アナログ信号として出力
する複数個のサンプルホールド回路を有している。
アナログ信号が入力されると人力部に並列に接続されて
いるサンプルホールド回路が所定の位相毎のアナログ信
号値をサンプリングして保持し、各出力周期内に、人力
信号のそれぞれの位相における時系列アナログ信号とし
て出力するので、予め決められたサンプリング周期の周
波数に変換された所定の位相毎の複数のアナログ信号と
して出力することができる。
いるサンプルホールド回路が所定の位相毎のアナログ信
号値をサンプリングして保持し、各出力周期内に、人力
信号のそれぞれの位相における時系列アナログ信号とし
て出力するので、予め決められたサンプリング周期の周
波数に変換された所定の位相毎の複数のアナログ信号と
して出力することができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の信号処理回路の実施例１の構成図、第
２図は第１図に示す信号処理回路の各サンプルホールド
回路１．〜．８のサンプリングのシーケンスを示す図、
第３図（ａ）、（ｂ）。
２図は第１図に示す信号処理回路の各サンプルホールド
回路１．〜．８のサンプリングのシーケンスを示す図、
第３図（ａ）、（ｂ）。
〜、（ｉ）は第１図に示す信号処理回路の人力信号波形
と各サンプルホールド回路１．〜，８のサンプリングの
状態と、出力信号波形を示す図である。
と各サンプルホールド回路１．〜，８のサンプリングの
状態と、出力信号波形を示す図である。
この信号処理回路はアナログ信号が人力する入力バッフ
ァ増幅器３０と、８個のサンプルホールド回路１．〜．
８と、各サンプホールト回路１゜〜、８のそれぞれの出
力端子に直結されている増幅器２１．〜．２８からなる
。人力バッファ増幅器３０は、次段のサンプルホールド
回路１．〜８の動作が入力信号に影響させないようにす
ると同時に、サンプルホールド回路１．〜．８が動作す
るのに十分な低いインピーダンスを実現する働きをする
。各サンプルホールド回路１．〜８は、入力バッファ増
幅器３ｏに並列に接続され、第２図に示す順序でサイク
リックに予め決められたアナログ入力信号の位相におけ
る値を所定の周期に従ってサンプリングしそれぞれ、次
の段の増幅器２１．〜．２８へ出力する。
ァ増幅器３０と、８個のサンプルホールド回路１．〜．
８と、各サンプホールト回路１゜〜、８のそれぞれの出
力端子に直結されている増幅器２１．〜．２８からなる
。人力バッファ増幅器３０は、次段のサンプルホールド
回路１．〜８の動作が入力信号に影響させないようにす
ると同時に、サンプルホールド回路１．〜．８が動作す
るのに十分な低いインピーダンスを実現する働きをする
。各サンプルホールド回路１．〜８は、入力バッファ増
幅器３ｏに並列に接続され、第２図に示す順序でサイク
リックに予め決められたアナログ入力信号の位相におけ
る値を所定の周期に従ってサンプリングしそれぞれ、次
の段の増幅器２１．〜．２８へ出力する。
次に、本実施例の動作について説明する。
人力バッファ増幅器３０に第３図（ａ）に示すアナログ
信号が入力されると、サンプルホールド回路Ｉは第３図
（ｂ）に示すように所定のサンプリング周期毎の時間ｔ
ｌｌ＋ ｊ２＋＋ ｔ３１＋ ｔ４１゜ｊ５＋＋
ｔ６１にアナログ人力信号の所定の位相の値をサンプ
リングし、増幅器２１へ出力し、サンプルホールド回路
２は、第３図（ｅ）に示すように時間ｔ２１からサンプ
リング周期毎の時間ｔ２２゜ｔ３２． ｔ４□＋ ｔ
Ｓ２＋ ｔ６２にアナログ入力信号をサンプルホールド
回路１がサンプリングした次の位相の値をサンプリング
して増幅器２２へ出力する。同様にサンプルホールド回
路３．〜．８は第３図（ｄ）、〜、（ｉ）に示すように
、それぞれ時間ｔ１３＋〜Ｉ ｔ１８３１ ・・・
〜 ｊｌｌｓ＋〜ｔ６８．・・・、毎にそれぞれ割当て
られているアナログ入力信号の位相の値をサンプリング
して増幅＠２３．〜，２８へ出力する。これによりアナ
ログ人力信号は所定の位相毎に分離された、サンプリン
グ周期の周波数を最高周波数とする複数のアナログ信号
に変換される。
信号が入力されると、サンプルホールド回路Ｉは第３図
（ｂ）に示すように所定のサンプリング周期毎の時間ｔ
ｌｌ＋ ｊ２＋＋ ｔ３１＋ ｔ４１゜ｊ５＋＋
ｔ６１にアナログ人力信号の所定の位相の値をサンプ
リングし、増幅器２１へ出力し、サンプルホールド回路
２は、第３図（ｅ）に示すように時間ｔ２１からサンプ
リング周期毎の時間ｔ２２゜ｔ３２． ｔ４□＋ ｔ
Ｓ２＋ ｔ６２にアナログ入力信号をサンプルホールド
回路１がサンプリングした次の位相の値をサンプリング
して増幅器２２へ出力する。同様にサンプルホールド回
路３．〜．８は第３図（ｄ）、〜、（ｉ）に示すように
、それぞれ時間ｔ１３＋〜Ｉ ｔ１８３１ ・・・
〜 ｊｌｌｓ＋〜ｔ６８．・・・、毎にそれぞれ割当て
られているアナログ入力信号の位相の値をサンプリング
して増幅＠２３．〜，２８へ出力する。これによりアナ
ログ人力信号は所定の位相毎に分離された、サンプリン
グ周期の周波数を最高周波数とする複数のアナログ信号
に変換される。
第４図は本発明の信号処理回路の実施例２の構成図、第
５図は第４図に示す信号処理回路の各サンプルホールド
回路１．〜．８．４１．〜．４７のサンプリングのシー
ケンスを示す図、第６図（ａ）、（ｂ）、〜、（ｉ）は
第４図に示す信号処理回路の人力波形と各サンプルホー
ルド回路１、〜．８のサンプリングのシーケンスと増幅
器２１、〜．２８の出力信号波形を示す図である。
５図は第４図に示す信号処理回路の各サンプルホールド
回路１．〜．８．４１．〜．４７のサンプリングのシー
ケンスを示す図、第６図（ａ）、（ｂ）、〜、（ｉ）は
第４図に示す信号処理回路の人力波形と各サンプルホー
ルド回路１、〜．８のサンプリングのシーケンスと増幅
器２１、〜．２８の出力信号波形を示す図である。
この信号処理回路は前記実施例１のサンプルホールド回
路１．〜．７と増幅器２１．〜．２７のそれぞれの接続
の中間にサンプルホールド回路４１、〜．４７が挿入さ
れ、サンプルボールド回路４１．〜．４７は、それぞれ
実施例１と同様にしてサンプルホールド回路１．〜．７
によって出力された値を保持し、同一のサンプリング周
期内のサンプルホールド回路８の出力時に、第５図に示
すように一斉に保持していた値を増幅１１２１゜〜、２
７へ出力する。
路１．〜．７と増幅器２１．〜．２７のそれぞれの接続
の中間にサンプルホールド回路４１、〜．４７が挿入さ
れ、サンプルボールド回路４１．〜．４７は、それぞれ
実施例１と同様にしてサンプルホールド回路１．〜．７
によって出力された値を保持し、同一のサンプリング周
期内のサンプルホールド回路８の出力時に、第５図に示
すように一斉に保持していた値を増幅１１２１゜〜、２
７へ出力する。
すなわち、′！Ｊ６図に示すようにこの信号処理回路は
、サンプルホールド回路１が時間ｔ１１にサンプリング
したアナログ入力信号の値をサンプルホールド回路４１
が保持して、時間ｔａｇに増幅器２１へ出力し、サンプ
ルホールド回路２．〜．７がそれぞれ時間ｔ１２．〜＋
ｔ１７にサンプリングしたアナログ入力信号の値をサン
プルホールド回路４２、〜．４７が保持して時間ｔｌｌ
Ｂに一斉にそれぞれの増幅器２２．〜．２７へ出力する
。その結果各項幅器２１．〜．２８の出力に現われる信
号は同期し、かつその周波数はサンプリング周期の周波
数となり、所定の位相毎に分離されたアナログ出力信号
となる。
、サンプルホールド回路１が時間ｔ１１にサンプリング
したアナログ入力信号の値をサンプルホールド回路４１
が保持して、時間ｔａｇに増幅器２１へ出力し、サンプ
ルホールド回路２．〜．７がそれぞれ時間ｔ１２．〜＋
ｔ１７にサンプリングしたアナログ入力信号の値をサン
プルホールド回路４２、〜．４７が保持して時間ｔｌｌ
Ｂに一斉にそれぞれの増幅器２２．〜．２７へ出力する
。その結果各項幅器２１．〜．２８の出力に現われる信
号は同期し、かつその周波数はサンプリング周期の周波
数となり、所定の位相毎に分離されたアナログ出力信号
となる。
第７図は本発明の信号処理回路の実施例３の構成図、第
８図は第７図に示す信号処理回路のサンプルホールド回
路１．〜．８．４１．〜．４８及びスイッチ１１．〜．
１８のシーケンス図である。
８図は第７図に示す信号処理回路のサンプルホールド回
路１．〜．８．４１．〜．４８及びスイッチ１１．〜．
１８のシーケンス図である。
この信号処理回路は、サンプルホールド回路１、〜．８
と４１．〜．４８の２つの群が並列に入力バッファ増幅
器３０に接続され、サンプルホールド回路１と４１．２
と４２、・・・ ８と４８がそれぞれスイッチ１１．〜
．１８を介して増幅器２１．〜．２８に同時に交互に切
替接続される構成である。したがって、この信号処理回
路は、入力回路接続後、スイッチ１１．〜．１８を同時
にサンプルホールド回路４１．〜．４８側に投入すると
、サンプルホールド回路４１．〜４８が、既にそれぞれ
が第８図のタイミングでサンプリングして保持していた
アナログ人力信号の値を同時に増幅回路２１．〜．２８
へ出力し、次の出力の周期にスイッチ１１．〜．１８が
切替わると、サンプルホールド回路１．〜．８が、既に
サンプリングして保持していたアナログ人力信号の値を
それぞれ増幅回路２１．〜．２８へ同時に出力するので
、実施例２と同様に同期された出力が行われる。しかし
、実施例３の場合は実施例２と比較して信号の経路が短
いため、比較的高いＳ／Ｎ比が得られる利点を有してい
る。
と４１．〜．４８の２つの群が並列に入力バッファ増幅
器３０に接続され、サンプルホールド回路１と４１．２
と４２、・・・ ８と４８がそれぞれスイッチ１１．〜
．１８を介して増幅器２１．〜．２８に同時に交互に切
替接続される構成である。したがって、この信号処理回
路は、入力回路接続後、スイッチ１１．〜．１８を同時
にサンプルホールド回路４１．〜．４８側に投入すると
、サンプルホールド回路４１．〜４８が、既にそれぞれ
が第８図のタイミングでサンプリングして保持していた
アナログ人力信号の値を同時に増幅回路２１．〜．２８
へ出力し、次の出力の周期にスイッチ１１．〜．１８が
切替わると、サンプルホールド回路１．〜．８が、既に
サンプリングして保持していたアナログ人力信号の値を
それぞれ増幅回路２１．〜．２８へ同時に出力するので
、実施例２と同様に同期された出力が行われる。しかし
、実施例３の場合は実施例２と比較して信号の経路が短
いため、比較的高いＳ／Ｎ比が得られる利点を有してい
る。
以上説明したように本発明は、高周波数のアナログ人力
信号を予め決められた位相差に従って分離された複数の
低周波数のほぼ等価なアナログ信号に変換するので、後
段の信号処理回路に周波数帯域の低い汎用の安な回路の
適用を可能とし、信号処理システムの高集積化を容易に
し、かつ低廉化することができる効果がある。
信号を予め決められた位相差に従って分離された複数の
低周波数のほぼ等価なアナログ信号に変換するので、後
段の信号処理回路に周波数帯域の低い汎用の安な回路の
適用を可能とし、信号処理システムの高集積化を容易に
し、かつ低廉化することができる効果がある。
第１図は本発明の信号処理回路の実施例１の構成図、第
２図は第１図に示す信号処理回路の各サンプルホールド
回路１．〜，８のサンプリング状態と、サンプリングの
シーケンスを示す図、第３図（ａ）、（ｂ）、〜 （ｉ
）は第１図に示す信号処理回路の入力信号波形と各サン
プルホールド回路１．〜，８の出力信号波形を示す図、
第４図は本発明の信号処理回路の実施例２の構成図、第
５図は第４図に示す信号処理回路の各サンプルホールド
回路１．〜．８．４１．〜．４フのサンプリングのシー
ケンスを示す図、第６図（ａ）。 （ｂ）、〜、（ｉ）紘第４図に示す信号処理回路の入力
信号波形と各サンプルホールド回路１゜〜、８のサンプ
リングのシーケンスと増幅器２１、〜．２８の出力信号
波形を示す図、第７図は本発明の信号処理回路の実施例
３の構成図、第８図は第７図に示し信号処理回路１．〜
．８．４１、〜．４８のサンプリングシーケンスとスイ
ッチ１１．〜．１８のタイミングを示す図である。 １、〜．８．４１，７．４８−・・サンプルホールド回
路、 １１、〜，１８−・・スイッチ、 ２１、〜，２８−・・増幅器、 ３０−・入力バッファ増幅器。
２図は第１図に示す信号処理回路の各サンプルホールド
回路１．〜，８のサンプリング状態と、サンプリングの
シーケンスを示す図、第３図（ａ）、（ｂ）、〜 （ｉ
）は第１図に示す信号処理回路の入力信号波形と各サン
プルホールド回路１．〜，８の出力信号波形を示す図、
第４図は本発明の信号処理回路の実施例２の構成図、第
５図は第４図に示す信号処理回路の各サンプルホールド
回路１．〜．８．４１．〜．４フのサンプリングのシー
ケンスを示す図、第６図（ａ）。 （ｂ）、〜、（ｉ）紘第４図に示す信号処理回路の入力
信号波形と各サンプルホールド回路１゜〜、８のサンプ
リングのシーケンスと増幅器２１、〜．２８の出力信号
波形を示す図、第７図は本発明の信号処理回路の実施例
３の構成図、第８図は第７図に示し信号処理回路１．〜
．８．４１、〜．４８のサンプリングシーケンスとスイ
ッチ１１．〜．１８のタイミングを示す図である。 １、〜．８．４１，７．４８−・・サンプルホールド回
路、 １１、〜，１８−・・スイッチ、 ２１、〜，２８−・・増幅器、 ３０−・入力バッファ増幅器。
Claims (1)
- 【特許請求の範囲】 １、アナログ入力信号の受信部と、 受信したアナログ信号を予め決められたサンプリング位
相毎に設けられて、前記受信部に並列に接続され、それ
ぞれが入力されたアナログ信号を予め決められた周期に
より順次サンプリングして保持し、該サンプリングされ
た値を前記周期に従って時系列アナログ信号として出力
する複数個のサンプルホールド回路を有する信号処理回
路。 ２、前記サンプルホールド回路がアナログ遅延回路であ
る請求項１記載の信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16427390A JPH0454713A (ja) | 1990-06-25 | 1990-06-25 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16427390A JPH0454713A (ja) | 1990-06-25 | 1990-06-25 | 信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0454713A true JPH0454713A (ja) | 1992-02-21 |
Family
ID=15789954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16427390A Pending JPH0454713A (ja) | 1990-06-25 | 1990-06-25 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454713A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008527925A (ja) * | 2005-01-12 | 2008-07-24 | テラネティクス インコーポレイテッド | 高速サンプリングアーキテクチャ |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810921A (ja) * | 1981-07-14 | 1983-01-21 | Hitachi Ltd | アナログデイジタル変換方式 |
| JPS58106914A (ja) * | 1981-12-21 | 1983-06-25 | Sony Corp | Ａ／ｄ変換回路 |
| JPS61230522A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | サンプルホ−ルド回路 |
| JPS62296624A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electric Ind Co Ltd | アナログ／デジタル変換器 |
| JPS631119A (ja) * | 1986-06-19 | 1988-01-06 | General Bijinesu Mach Kk | アナログ／デジタル変換システム |
| JPH01264016A (ja) * | 1988-04-14 | 1989-10-20 | Kenwood Corp | アナログ−デジタル変換装置 |
-
1990
- 1990-06-25 JP JP16427390A patent/JPH0454713A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810921A (ja) * | 1981-07-14 | 1983-01-21 | Hitachi Ltd | アナログデイジタル変換方式 |
| JPS58106914A (ja) * | 1981-12-21 | 1983-06-25 | Sony Corp | Ａ／ｄ変換回路 |
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| JPS62296624A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electric Ind Co Ltd | アナログ／デジタル変換器 |
| JPS631119A (ja) * | 1986-06-19 | 1988-01-06 | General Bijinesu Mach Kk | アナログ／デジタル変換システム |
| JPH01264016A (ja) * | 1988-04-14 | 1989-10-20 | Kenwood Corp | アナログ−デジタル変換装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008527925A (ja) * | 2005-01-12 | 2008-07-24 | テラネティクス インコーポレイテッド | 高速サンプリングアーキテクチャ |
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