JPH0454971B2 - - Google Patents

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JPH0454971B2
JPH0454971B2 JP57500446A JP50044682A JPH0454971B2 JP H0454971 B2 JPH0454971 B2 JP H0454971B2 JP 57500446 A JP57500446 A JP 57500446A JP 50044682 A JP50044682 A JP 50044682A JP H0454971 B2 JPH0454971 B2 JP H0454971B2
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JP
Japan
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pad
wafer
pads
lines
substrate
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JP57500446A
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JPS58500095A (ja
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Herubaato Sutotsupaa
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ENBAIARONMENTARU RISAACHI INST OBU MISHIGAN
Original Assignee
ENBAIARONMENTARU RISAACHI INST OBU MISHIGAN
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Publication date
Application filed by ENBAIARONMENTARU RISAACHI INST OBU MISHIGAN filed Critical ENBAIARONMENTARU RISAACHI INST OBU MISHIGAN
Publication of JPS58500095A publication Critical patent/JPS58500095A/ja
Publication of JPH0454971B2 publication Critical patent/JPH0454971B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
    • H10P74/23—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes
    • H10P74/232—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes comprising connection or disconnection of parts of a device in response to a measurement
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
    • H10P74/27—Structural arrangements therefor
    • H10P74/273—Interconnections for measuring or testing, e.g. probe pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0286—Programmable, customizable or modifiable circuits

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Wire Bonding (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

請求の範囲 １ 入力および出力を有する複数の集積回路チツ
プの相互接続のためのサブストレートであつて、
前記サブストレートは、 集積回路プロセスに適合されたベースサブスト
レートウエハを有し、前記ウエハはそのウエハに
設けられた複数の集積回路チツプと、前記集積回
路チツプの１つの出力を少なくとも他の集積回路
チツプ１つの入力に接続するためのその上に設け
られた回路網とを有し、 前記回路網は第１の導電相互接続層と第２の導
電性相互接続層と、前記第１および第２の相互接
続層を分離する絶縁層とを含み、 前記第１および第２の相互接続層は各層用の相
互接続ラインのパターンによつて前記集積回路チ
ツプ間に経路指定回路網を与えるようにされ、 前記第１および第２の相互接続層の前記ライン
は前記絶縁層を通る貫通穴を通つて交差点によつ
て相互接続され、その交差点は貫通穴を通して前
記第１の相互接続層の第１相互接続ラインを前記
第２相互接続層の第２相互接続ラインと接続し、 前記回路網は少なくとも１個の電力供給リード
と電力パツドとを含み、 前記回路網は回路網から、接点が接地するよう
にされた点に至る少なくとも１個の追加のテスト
リードを含み、前記追加のテストリードは、回路
網それ自身が作動可能かどうかを決定するため
に、そのテストリードが接続されている回路網の
抵抗テストを可能にするようにされている、サブ
ストレート。
２ 前記サブストレートは複数の領域に分けら
れ、前記領域は内部セル、外部セル、信号中継領
域および電力中継領域として作用するようにされ
る、請求の範囲第１項に記載のサブストレート。
３ 前記サブストレートの前記領域は集積回路チ
ツプをホストし、かつ信号接続用のボンデイング
パツドを前記チツプと前記サブストレートとの間
に設けるようにされたセルとして設けられる、請
求の範囲第２項に記載のサブストレート。
４ 前記セルは、複数の信号パツドがそこに配置
される、請求の範囲第２項に記載のサブストレー
ト。
５ 前記セルは前記セル領域よりも大きい領域を
覆つている集積回路チツプを受入れるようにされ
る、請求の範囲第２項に記載のサブストレート。
６ 前記セルは前記セル領域よりも小さな領域を
覆つている集積回路チツプを受入れるようにされ
る、請求の範囲第２項に記載のサブストレート。
７ 前記セルは各々がセル領域と実質的に同じ領
域のチツプを受入れるようにされる、請求の範囲
第２項に記載のサブストレート。
８ セルは広くチツプの大きさの組合せ用に用い
られるようにされた前記サブストレート上に設け
られる、請求の範囲第２項に記載のサブストレー
ト。
９ 前記サブストレートは、そこに結合される集
積回路チツプを受入れるようにされ、かつ前記集
積回路チツプと前記サブストレートとの間の信号
接続用の信号ボンデイングパツドを有する複数の
セルを含み、そこでは電力バスがすべてのセルの
エツジに沿つて設けられる、請求の範囲第１項に
記載のサブストレート。
１０ 追加の電力バスが前記セルの中央ラインに
沿つて設けられる、請求の範囲第９項に記載のサ
ブストレート。
１１ 前記第１の相互接続層のラインと前記第２
の相互接続層のラインとは、第１の層のラインと
前記第２の層のラインとの間に交差点相互接続を
可能にする直交するラインパターンを形成する、
請求の範囲第１項に記載のサブストレート。
１２ 追加のテストリードは、回路網からテスト
領域にある前記サブストレートの表面上に配置さ
れかつ回路網のテスト中には接点が接地となるこ
とを可能にさせるテストパツドまで延びる、請求
の範囲第１項に記載のサブストレート。
１３ 前記追加のテストリードは、複数のテスト
リードを含み、前記サブストレート上に配置され
る各個別の論理回路網ごとのテストリードは、前
記個々の回路網の使用時における動作性のテスト
を可能にする、請求の範囲第１項に記載のサブス
トレート。
１４ 前記複数のテストリードは前記サブストレ
ートの周辺の周りに配置された関連する接続テス
トパツドに接続され、かつテスト中には円周状に
配置される接地リングへ接続されるようにされ
た、請求の範囲第１３項に記載のサブストレー
ト。
発明の背景 １ 発明の分野 この発明は、モノリシツク集積回路ウエーハの
製造およびテストに関するものである。特に、こ
の発明は、普通のウエハに対して、製造中に、新
規な導電テスト回路を付与することに関するもの
である。そのようなテスト回路は、ウエーハ上の
ダイス間の回路網をテストするのに用いられ、し
たがいウエーハが品質基準に適合していることを
証明するためにテストされる。加えて、この新規
なウエーハをテストする方法が開示される。
２ 先行技術の説明 ウエーハ上の回路網をテストするという要求に
見合う満足すべき方法が何ら開発されていない一
方で、集積回路のダイス自体をテストするという
方法が開発されている。たとえば、1980年１月15
日に与えられたアメリカ合衆国特許、連続番号、
第4183460号およびそこに示される言及から明ら
かとなる。その開示はここに参考として取入れら
れる。この特許は技術状態の例示的なものとして
判断される。また、テストおよびパツケージの後
に各ダイスが挿入されるプリント回路基板上のテ
スト回路網を用いることが充分に知られている。
モノリシツク集積回路ウエハに対する現在のテ
ストは、ウエーハが区画される前に各々の動作可
能なダイスを確認するために、ウエーハを順に横
切つてダイスごとに行なう自動テスターによつて
なされる。もしダイスが欠陥のあるものであるな
らば、各欠陥のあるダイス上にマークが付けら
れ、そしてそれは廃棄される。そのような商業的
に有用な機会は、チツプを製造する種々の会社に
よつて製造されるものを含む。あるいは、それら
はPacific Western Systems、Inc.、505 E.
Evelyn、Mt.View、CA94041から、もしくは
Electro−Glas、Inc.、2901 Coronado Dr.、
Ssnta Clara、CA95051から、全自動ウエーハプ
ローブシステムとして商業的に得られ得る。加え
て、プローブ装置は、Kulicke Soffa Industry、
Inc.、507 Prudential Rd.、Horsham、PA19044
から得られ得る。そのプローブ装置は、
Fairchild、Teradyne他によつて作られるように
商業的に有効なICテスト装置と共有する。
加えて、集積回路基板上の複数の個所でピンプ
ローブを挿入するプリント回路基板テスターが存
在する。それらのピンは、基板内に置かれ、かつ
その場所にはんだ付けあるいはその他の手段で結
合されるパツケージされた回路によつて今規定さ
れる回路網が、適正な相互接続を有しているかど
うかを決定するために、順序付けられる。この技
術においては、回路内に小さな固着された抵抗器
を置くことが知られている。したがつて、なされ
るテストは、回路が知られている抵抗を有してい
るかどうかを測定できる。
しかしながら、今ウエーハ上の良好なダイスの
生産量が増加しているので、フルスケールのウエ
ーハを製造することが可能になつた。多くの理論
上の利点は、ウエーハスケールの集積と呼ばれる
ものから生じる。より速い速度の切替、あるいは
逆に言えば、より少ない信号の伝送時間を達成す
るために、集積回路を含むダイスがウエーハ自体
に相互接続され得ることが認められている。この
ことは、マスクによつて、あるいは電子ビームパ
ターンの発生によつてウエーハ上に形成される回
路網を必要とする。これはダイ間のスペースある
いは回路網としての全体のウエーハを利用するこ
とができる。この後者の例では、別のウエーハか
らの個々のダイスが、回路網を含んでいるウエー
ハの回路網に直接結合される。前者の場合、全体
のウエーハがその最良にテストされる機能用に利
用され得るので、最終のウエーハスケールの集積
が達成される。
ウエーハスケールに関して構成される機械に伴
う問題はそのように構成された回路の効果的なテ
ストである。この問題に対しては、以下に記述さ
れる発明が向けられる。
発明の概要 この発明によれば、モノリシツク集積回路ウエ
ーハが提供される。その上には、集積回路ダイス
アレイと、複数個のダイスを相互接続し、かつ複
数個のダイスをウエハ用の外部接続パツドへ相互
接続するための相互接続回路網とが配置される。
この知られているデバイスに対して、この発明に
従つて、各々が端子接続を有する複数の補助回路
網からなる回路網が提供される。端子接続はウエ
ーハ用の外部接続テストパツドへ接続される。
端子接続の各々は外部接続テストパツドに対す
る測定される距離であり、かつ固有の測定抵抗を
有している。この測定抵抗は、外部接続テストパ
ツドに対する接続の長さの関数である。
この発明によれば、ウエーハ回路網用の前述の
新規な構造を提供した後、１つは予め測定された
補助回路網の抵抗テストによつて回路網の欠陥を
テストすることができる。
したがつて、サブストレートは、シリコンある
いは集積回路タイプの処理に適する他のいかなる
材料からも作られるウエーハの形状で提供され
る。絶縁層によつて分離される２つの相互接続層
は、このウエーハ上に置かれ、かつパターン化さ
れる。ウエーハ上に金属をパターン化するための
解決法は以下のようにされる。すなわち、２つの
金属の層は、ウエーハ上に物理的に置かれ得るす
べてのチツプを相互接続するのに充分な経路指定
チヤンネルを提供する。実際の経路指定は、サブ
ストレートボンデイングパツド中でかつサブスト
レートボンデイングパツドと外界との間にできる
限り全てが所望の接続とされ得るように、お互い
に一定のラインを接続する交差点の特別な選択を
有する直交したラインの特別なパターンによつて
提供される。
以下に代表的に単純化された好ましい実施例と
ウエーハをテストする方法とが記述される。その
後、修正された実施例が例示によつて記述され
る。
発明の説明 第１Ａ図は先行技術のウエーハを示す。
第１Ｂ図はこの発明の好ましい単純な実施例に
従つた改良されたウエーハを示す。
第１Ｃ図は好ましい主たるウエーハに従つた改
良されたウエーハを平面図で示し、その層が示さ
れる。
第２図は第１Ｃ図のウエーハの層の部分の平面
図であり、バツドラインを示している。
第３図は第１Ｃ図のウエーハの層の部分の平面
図であり、ネツトラインを示している。
第４図は配電用の第１Ｃ図の層の部分を示す。
第５図はセル（第１Ｃ図における参照番号２）
を詳細に示す。
第６図は第５図のセル層を示し、ボンデイング
パツドを詳細に示す。
第７図は第５図のさらに詳細を示す。
第８図は第５図のパツドラインとネツトライン
との間の交差を通る断面を示す。
第９図はパツド間の相互接続のダイヤグラム図
である。
第１０図は第１Ｃ図のセル（参照番号２）のダ
イヤグラムであり、いかにより小さいチツプがセ
ルの位置に結合され得るかを示している。
第１１図はチツプをいかに混合するかを示す他
のダイヤグラムである。
第１２図は帯のレイアウトを示す。
より詳細に図面を参照して、先行技術のウエー
ハを表わしている第１Ａ図から、以前の状態とし
て、それらはモノリシツクウエーハ１上の規則的
なアレイ内に配置される集積回路ダイス１０′の
アレイを備えて形成される。また、ウエーハ１上
の配置は、ダイスとして示される種々の回路１
０′と、データの転送のためにウエーハ上に形成
されるアレイ内に配置されるダイス２１のような
他の集積回路とを相互接続する回路網１１′であ
る。
ターミナルあるいは結節点１２′は回路網の接
続と種々の集積回路１０′との接続のために回路
網１１′内に存在する。回路網は、リードを経由
して電力用のおよびデータの記入用の１個あるい
はそれ以上の接点パツド１３′に接続される。
第１Ｂ図に示されるこの発明は、テストされる
べきものである各回路網用に補助リード１６０，
１８０，２００および関連のパツド１６′，１
８′，２０′までの測定される距離の接続が用意さ
れることによつてこ先行技術とは異なつたものに
なる。このテストリード１６０は、テストパツド
１６′および回路網１１′のターミナル１２′へ接
続される。補助リード１６０，１８０，２００お
よびそれらのパツドからなる形態のテスト結線
は、ウエハおよび集積回路の製造工程中に、拡散
によつてウエハ上に形成される。好ましくは、テ
ストの接続線は、幅がおよそ10ミクロンでかつ他
の回路網のラインと同じ厚み、すなわちおよそ１
ミクロンの厚みのラインによつて形成される。こ
こで注意されるべきことは、有用なウエーハはお
よそ15センチメータの直径を有するので、この直
径を横切るラインは１ナノ秒以下の伝送時間内に
信号を通過させる。
テストパツド１６′と、回路網のダイスの位置
２１′のターミナルの結節点５１との間の距離は、
同様なマスクを伴つて作られるそれらのウエーハ
に対して知られている距離であるので、テストの
接続ラインを備える回路網１１′の抵抗は、また
知られるように、許容される変動内である。たと
えば、これらの寸法のラインがウエーハを横切る
すべての方向に延びるならば、それはおよそ100
オームの固有の抵抗を有し、３分の２の直径であ
る接続はおよそ66オームとなる。実際、いかなる
所定のラインの許容されるパラメータも、知られ
るウエーハのテストから計算によつて、電気的に
測定され得る。それによつて、許容可能な回路網
であるかどうかを決定するためのこの基準に対し
て、すべての同様なウエーハをテストすることが
可能となる。
ウエーハのテストは、ここに概説された方法を
用いることによつて、今、テストされる知られた
ウエーハとともに達成され得る。
たとえば、回路網およびパツド１６′に対して
は、ダイスの位置２１′の結節点５１にプローブ
５０を接触させることによつて、結節点５１から
テストパツド１６′までの固有抵抗は測定され得
る。テストの結節点５１は、接地装置、好ましく
は接地される導電性弾性リング１７′によつてパ
ツド１６′のところで接地され得る。弾性的なガ
スケツトは全てのターミナルパツドを接地すると
いうことが認められる。
もし接地に対して正常な50オームの抵抗が予期
され、かつ、正常な50オームの抵抗が表わされて
いるのであれば、あるいは許容変動内であるなら
ば、回路網は証明される。
しかしながら、もし非常に高い抵抗があるなら
ば、そのときは回路網内でオープン回路が示され
る。
もし僅か20オームの抵抗が見られるならば、そ
のときはウエーハ上の他の回路網に対して短絡が
あることが知られる。
ウエーハは、ウエーハ上の各ダイスをテストす
るのに予め利用された現存のプローブを利用する
ことによつて、完全にテストされ得る。ダイス上
の調査地点によつて検査される同じ地点は回路網
のテスト結節点５１の位置となる。各回路網は適
するテストパツド１６′，１８′，２０′を有して
いる。弾性的な導電体リングは全てのテストパツ
ドを接地する。１つのダイスの位置から他の位置
まで進むことによつて、テストは全体のウエーハ
になされ得る。
今、好ましい実施例において、第１Ｂ図で示さ
れるように、回路網のウエーハ自体がテストされ
た後に、ダイスは回路網のウエーハにダイスの位
置１００で結合される。これは知られているボン
デイング技術（ゴールドバンプ、ソルダホールな
ど）によつてなされる。ボンドのタイプは重要な
意味を持たない。重要な点は、既にテストされた
ダイスが既にテストされた回路網のウエーハ内の
その適正な位置へ結合されるということである。
結果として生ずるウエーハはハイブリツド回路で
ある。
第１Ｃ図は、いかに有効な領域が内部セル２、
外部セル３、理論ラインの中継領域４、および電
力の中継領域５に分割されるかを示しているウエ
ーハ１の平面図である。
第２図は、各パツド８がそれ自身のパツドライ
ンへ接続され得るように、多くのセルを横切つて
いる水平パツドライン６と垂直パツドライン７と
を示す。外部セルは水平あるいは垂直パツドライ
ンのいずれかによつて横切られる。内部セルは水
平および垂直パツドラインの両者によつて横切ら
れる。
第３図は、各水平パツドライン６が各垂直ネツ
トライン１０によつて横切られ、かつ、各垂直パ
ツドライン７が各水平ネツトライン９によつて横
切られるというように、全てのセルを横切る水平
ネツトライン９と垂直ネツトライン１０とを示
す。各水平ネツトライン９は正確に１つの垂直ネ
ツトライン１０へ、また正確に１つの中継領域４
内の１つの接点パツド２７へ永続的に接続され
る。こうして、全てのパツドラインは全てのネツ
トを横切り、かつ全てのネツトは外見上接近され
る。
第４図は２本のレールの配管システム用の電力
グリツド１１を示す。各セルは両方のレールによ
つて３回水平および垂直な方向のいずれにも横切
られる。電力のレールは各電力の中継領域５内の
１対の接点パツド１２へ接続される。第５図はよ
り詳細に内部セルを示す。電力グリツド１１、ボ
ンデイングパツド８、パツドライン６，７および
ネツトライン９，１０は、わずか２個の金属面が
必要とされ、かつボンデイングパツドの下には配
線が全く見られないというように、有効なスペー
スを占める。
第６図は、セルが主ボンデイングパツド１４と
補助ボンデイングパツド１５とを含むことを示
す。主パツドのみが第２図に示されるようにそれ
自身のパツドラインを支配する。補助パツドは次
の隣合う主パツドへ接続される。
第７図は第５図において見られる参照番号１３
の詳細を示す。狭いラインはパツドライン６およ
び７であり、広いラインはネツトライン９および
１０である。パツドライン間の交差は絶縁され
る。ネツトライン間の交差は、各水平ネツトライ
ンが貫通穴１６を通つて１カ所で垂直ネツトライ
ンへ接続されるということを除いて、一般的には
また絶縁される。パツドラインとネツトラインと
の間の交差は、囲まれて接続するために金属層の
間の絶縁体の中へ切込まれる貫通穴１７を有す
る。
第８図はパツドラインとネツトラインとの間の
交差を通る断面を示す。低部にある金属１９は、
設計上適当ならば金属が相互接続される絶縁体内
の貫通穴を除いて、一般的には絶縁体２１によつ
て上方の位置の金属２０から分離される。
第９図は、いかに３個のパツド８の間の所望の
相互接続が、該当するパツドライン６，７と選ば
れるネツトとの間の貫通穴２３によつて、お互い
に永続的に接続される２個の直交するネツトライ
ン９および１０を選択することによつてなされる
かを示す。
第１０図は、少ない面積を必要とするより小さ
いチツプ２４および２５とセルによつてその後与
えられる少数のパツドとが、いかに効果的に適合
され得るかを示す。いくつかの使われないパツド
１５はチツプの下に埋め込まれる。電力の接続２
６は直接電力レールの１つになされ、パツド８に
対してはなされない。
第１１図は、セルによつて与えられるよりもよ
り大きい面積、等しい面積、かつより小さい面積
を必要とされるチツプの混合がいかに適合され得
るかを示す。チツプシンボル内の数は最大の大き
さと有用な理論信号のパツドとを示す。
第１２図は、電力バスとボンデイングパツドと
を含んでいる帯がいかに配置されているかを示
す。
上記から、図面が、それ自体導電性あるいは非
導電性材料のいずれかから作られるサブストレー
ト１を開示していることがわかる。このサブスト
レートは２つの面あるいはパターン化された金属
１９および２０の層を備え、こうして２つの原理
的レベルの相互接続を提供する。絶縁層２１は金
属層間に、またもしサブストレートが導電性であ
るならば低部の金属層とサブストレートとの間に
置かれる。金属層間あるいは金属層とサブストレ
ートとの間の接続はそれぞれ貫通穴を通つて絶縁
層あるいは層内になされ得る。
サブストレート１によつて設けられる実際の領
域は、内部セル２、外部セル３、信号中継領域
４、および電力中継領域５用に用いられる特別な
領域に分けられる。１つの好ましい実施例におい
て、サブストレートは直径75ミリの円板であり、
セルは９ミリエツジの四角形であり、信号中継領
域は4.5ミリおよび36ミリの側辺の長方形であり、
そして電力中継領域は「コーナー」で残りのスペ
ースを満たす。
セルは、集積回路チツプ２４および２５をホス
トし、かつチツプとサブストレートとの間に信号
接続用のボンデイングパツド８を与えるように意
図される。好ましい実施例において、内部セルは
それぞれ６４の信号パツドを与える。したがつ
て、６４までのリードを備え、かつ８ミリと８ミ
リまでの物理的な大きさを備えるLSIチツプが適
合され得る。物理的な大きさおよび信号リードの
点で可能な限りの最大値よりも本質的に小さいチ
ツプは、第１０図において例示によつて示される
ように、セルを占めることができる。ボンデイン
グワイヤは、サブストレートボンデイングパツド
を見つけるために隣合うチツプを飛越すことがで
きないので、サブストレートを通つて主パツド１
４と接続される補助パツド１５が設けられる（第
６図）。８ミリと８ミリよりもいずれかが大きい、
あるいは64以上のボンデイングパツドが要求され
るオーバーサイズのチツプは２個あるいはそれ以
上のセルを越えて、あるいはいかなる四分円を越
えて拡げられ得る。第１１図はいくつかの例示を
示す。最大限のチツプの大きさおよび利用可能な
ボンデイングパツドの数がチツプの輪郭内に記さ
れる。また、ボンデイングパツドは２個のセル間
の共通のエツジに沿つて他方セルあるいは４分の
１セルから借りられることが可能である。いくつ
かのパツドはチツプの下に埋め込まれるので、チ
ツプの後ろは適する手段によつて、たとえば非導
電性のエポキシと結合しているチツプによつてこ
れらのパツドから絶縁される。概して言えば、サ
ブストレートは一般にチツプサイズのいかなる結
合にも用いられ得ることがわかる。
いくつかのチツプ、特にダイナミツクMOS
RAMチツプは、それらの縦横比がおよそ２：１
であり、かつチツプボンデイングパツドが２個の
より小さいチツプの側面に沿つて位置するという
独特な特徴を有する。そのようなチツプは、一方
の方向にのみボンデイングパツドを与えるセルを
減ずることによつてより経済的に適合され得る。
そのようなセルは好ましい実施例において外部セ
ルとして示される。それらは、水平あるいは垂直
なボンデイングパツドの列のいずれかを省略する
ことによつて、完成されたセルから引出される。
RAMチツプは、サブストレート上と同様にチツ
プ上にある全ての垂直パツドの列が取除かれてい
るということを除いて、第１０図において示され
る外部のセルのようなチツプ２５内へ置かれる。
電力供給接続は、それらが低部の直列抵抗を与
えねばならないので、理論信号の接続から分離さ
れている。特有なチツプの電力の入力がどこに位
置するのか前もつて知らされないので、電力パツ
ドをサブストレート上に与えることは不可能であ
る。この問題は、２個の電力バス１１をエツジに
沿つて、かつ全てのセルの中央ラインに沿つて与
えることによつて解決される。チツプのエツジに
沿ういかなる場所にも位置するチツプの電力パツ
ドは、今、接続２６を備えるサブストレートパツ
ドの代わりに電力バスへ接続され得る。
電力バスは第４図に示されるように全体のサブ
ストレートを越える電力グリツドを形成する。電
力バスの幅は350μｍである。もし30ｍΩ／口の
シート抵抗率を生じる厚さ1μｍのアルミニウム
が備えられるならば、長さ方向の抵抗は86ｍΩ／
mm．に達する。もし実際の負荷が知られるなら
ば、電力システムにおける電圧降下はそれに従つ
て計算され得る。概算のためには、人は「電力グ
リツド」の代わりに「電力シート」をもつて作業
ができる。それによつて等価電力シート抵抗率ρ
は、それをセルの幅とバスの幅との比率をもつて
乗じることによつて実際のシート抵抗率ρ0から導
き出される。
ρ＝セルの幅／バスの幅ρ0＝９mm／３×0.35 ×30ｍΩ／□＝257ｍΩ／□ もし半径Ｒを有する円板が電流密度ｊを有する
その全体の表面上に負荷をかけられるならば、ま
た円板の周辺が接地電位で保持されるならば、そ
のとき最も高い電位を有する地点は円板の中央で
認められ、また中央と周辺との間の電圧Ｕは以下
のように表わされる。
Ｕ＝ρJR2／４ ここで、ρ＝．257Ω、2R＝75mm、および＝
I0／（９mm）2であるのでＵ＝1.12Ω×I0となる。
こうして、セルあたりの１アンペアの負荷に対し
ては、電力中継からウエーハの中央までの電圧降
下はおよそ１ボルトとなる。
今、２つの基本的なタイプの回路を考える。す
なわち、たとえばCMOのような「対称回路」と、
たとえばNMOSのような「非対称回路」とを考
える。電力レール間の中心にあるスレシヨルドを
有する対称回路に対しては、記述されているよう
な電力グリツドが充分である。サブストレートの
エツジでの供給電力は０および＋５ボルトであ
る。スレシヨルドは、その後チツプ内部分圧器に
よつて、およそ2.5ボルトに設定される。中央の
チツプは各電力レールでおよそ１ボルトの電圧降
下を表わす。すなわち、電力入力電圧は＋１およ
び＋４ボルトとなる。中央での回路のスレシヨル
ドは電力レール間で再び半分となる。すなわち、
＋2.5ボルトである。したがつてウエーハ上の全
ての回路は適正にお互いに連絡できる。
非対称回路においては、全てのスレシヨルドは
一個の電力レール（通常、接地）に対して参照さ
れ、多かれ少なかれその他の電力レールとは無関
係である。このような場合、関連のあるレールに
沿う電圧降下は比較的小さい。これは上述された
２つの金属層の下に堅い接地シートを使うことに
よつて、またセルあたりの数個所で接地グリツド
とこのシートとの間に貫通接続を作ることによつ
て達成され得る。もし接地シートが厚さ2μｍの
アルミニウムの付加的な層を有する導電性シリコ
ンウエーハから構成されるのであれば、10ｍΩ／
ロのシート抵抗率が達成される。上記に用いられ
た同じ計算式に基づいて、最大電圧降下はＵ＝
0.04Ω×I0と計算される。あるいは各１アンペア
のセル電流に対してはおよそ0.04ボルトと計算さ
れる。この値はほとんどの回路に許容される。
この発明によつて解決されるべき次の問題は、
全てのサブストレートパツドをできる限り所望な
方向でお互いに相互接続することであり、またい
かなるあるいは全てのパツドを外界へ接続するこ
とである。これは１セツトのパツドライン６，７
および１セツトのネツトライン９，１０によつて
達成される。パツドラインは正確に１個のパツド
８へ永続的に接続される。こうして、パツドがあ
るのと同じくらいサブストレート上に多くのパツ
ドラインが存在する。その数は好ましい実施例に
おいて、16×64＋16×32＝1.536である。パツド
ラインは一定の距離でサブストレートを横切つて
水平あるいは垂直のいずれかの方向に向けられ
る。第２図に示されるように、原理的な配線パタ
ーンは、もし水平な１セツトのパツドラインがｎ
列のパツドに供するものであれば、１および同じ
列の２つのパツド間を通過する（ｎ−１）のパツ
ドラインがあるということである。
ネツトラインもまた、サブストレートを横切つ
て水平あるいは垂直のいずれかに向けられる。１
個の水平なネツトライン９と１個の垂直なネツト
ライン１０はお互いに永続的に接続され、こうし
てネツトを形成する。各ネツトは１個の中継領域
４内の１個の接点パツド２７へ接続される。この
発明の好ましい一実施例は総計288ネツトを与え
る。中継領域は36mmの長さであるので、その結果
として生じる接点のピツチは0.5mmである。他の
好ましい実施例は432ネツトを与える。そしてそ
れは周辺接点２７に対して0.33mmのピツチを生じ
させる。
パツドラインとネツトラインとの結合された経
路パターンは、第２図および第３図を結合するこ
とによつて明らかとなるように、各パツドライン
が正確に１回各ネツトを横切るというようにされ
る。多くのパツドは、今、ネツトを選ぶことによ
つて、またこのネツトとそれぞれのパツドライン
との間の交差点で接続することによつてお互いに
接続され得る（第９図）。
もし1536の利用できるパツドのうち1300以上が
実際に使われることがないということを仮定する
ならば、288のネツトの数は、もし平均フアンア
ウトが1.300／288−１＝3.5よりも大きいならば、
充分である。したがつて、432のネツトが少なく
とも２個の平均フアンアウトに対して充分とな
る。一旦ネツトの充分な数が選ばれるならば、全
ての考えられるパツド連結パターンが１つの標準
なセツトのラインから導き出され得るということ
が言える。
好ましい実施例において、パツドラインの長さ
は33mmであり、ネツトラインの長さはおよそ42mm
（一方の端からできる限り最も遠いところまで）
である。もし金属のシート抵抗率が30ｍΩ／ロで
あるならば、幅10μｍのパツドラインの長さ方向
の抵抗率は3Ω／mmであり、幅20μｍのネツトライ
ンのその抵抗率は1.5Ω／mmである。
パツドラインの全抵抗はそれから100Ωに達す
る。そしてネツトラインのその全抵抗は63Ωに達
する。たとえば上方の左コーナーにあるパツドか
ら遠い右にあるネツトラインまで、その後下がつ
て底部にあるネツトラインまで、その後離れた左
側まで、そして最終的に他方のパツドラインに沿
つて上方の左コーナーにある他方のパツドまで上
昇するという可能な最長の相互接続は、326Ω、
すなわちお互いに近接して位置する２つのパツド
間のラインに対する大きな値に達する。平均した
接続は、もちろんはるかに良い。しかしながら最
良な接続は、その水平なおよび垂直なネツトライ
ン間の接合が互いに結ばれるべきパツドに対して
できる限り近接したものとなるネツトを選ぶこと
によつて実現される。それゆえに、この発明の役
割は、ネツトライン間の接合２３を、第３図にお
いて少ない代表的な数のラインに対して示される
ような単純な対角線上ではなく、むしろ内部セル
の全領域にわたつて均等に分配されるというよう
に、調整することである。これはすぐ近くの接合
を有するネツトがあらゆる場合に見つけられ得る
という高い確率を与える。平均した接続の長さは
それによつておよそ最大値の1/5まで、あるいは
およそ70Ωまで減じられる。
バツドラインとネツトラインとの間の交差の実
際のプログラミングあるいはフアイヤリングは正
常な貫通穴によつてなされ得る。その方法は、先
行技術においてROMチツプに対して与えられる
用語としての「マスクプログラミング」と呼ばれ
る。この方法の欠点は、新しい貫通穴マスクが各
新しい接続パターンに対して用意されなければな
らないということである。それゆえに、非常に多
くの異なつたパーツナンバーが製造工程において
取扱われねばならない。利点は、パーツナンバー
あたりの大きな容積である場合、簡単な貫通穴が
他の方法を越える製造コストを減じ、また直接の
貫通穴が本質的な連続した抵抗を導かないという
ことである。
別の文脈において用いられるパツド１８は、第
７図および第８図において、それらがプログラミ
ングの機能に対して必要とされる場所に示され
る。しかしながら、処理および他の思慮の便宜上
のために、パツド領域は拡げられ得る。特に、垂
直な列にある全てのパツドは上方部の金属ライン
の下で平行に走つている接近した帯として作られ
得る。
ネツトラインは１個以上のパツドラインに結合
され得るが、パツドラインは１個のネツトライン
にのみ結合され得る。
パツド、パツドライン、ネツトライン、および
電力バスは第５図に示されるように２つの金属層
内の利用可能なスペースを占める。全てのパツド
１４および１５は結合がなされるように上方の層
内に配置される。パツドの下の低部スペースは、
ボンデイングが絶縁体内に低部層の金属との短絡
を導く小さなクラツクを生じさせるので、使われ
ない。電力バス１１は、また、ボンデイングがそ
れに対してなされ得るように、上部層の小部分と
なる。例外は２つのバス間の交差である。１個の
バスは他のバスの下を通つて潜る。ネツトライン
９，１０は接点領域４内にある接点パツド２７を
除いて表面に表われる必要はない。水平なネツト
ライン９は第７図において示されるように低部層
内へ配置される。それらは電力グリツドの下を通
つて潜り、ボンデイングパツドを避ける。垂直な
ネツトライン１０は上部層内に配置される。電力
グリツド間の開放領域のエツジでは、それらは低
部層に潜る。したがつて、それらはまたグリツド
を通過することができる。他の水平なラインが何
ら電力グリツドの下に走つていないという理由
で、要求される低部のスペースが利用できるとい
うことが認められる。水平パツドライン６は、貫
通穴接続がボンデイングパツド１４および１５へ
なされなければならないということを除いて、ま
さに水平なネツトライン９のように低部を走る。
パツドラインはボンデイグパツドの下を走るので
はなくて、むしろラインを通つてそれらの間のス
ペース内を走り、パツドは異なつた層内にあると
いうことが認められる。これは、第２図に図示さ
れるように、ライン間のパツドを合わせることに
よつて達成される。第２図においては示されない
補助パツド１５は、それらが位相的にそれらのそ
れぞれの主パツド１４に隣接しているので、同様
な方法で接続され得る。垂直パツドライン７は、
それらのパツドとともに上部層内に配置される
が、垂直ネツトラインとともに水平電力バスを通
過するために潜らなければならない。補助パツド
１５は貫通穴を通つてそれらのそれぞれのパツド
ラインへ接続される。
外部セルは同じ電力グリツドを有するが、第２
図および第３図においてはネツトおよびパツドラ
インの1/2のみが示される。それらの配線パター
ンは内部セル用に用いられるものの直接のサブセ
ツトである。
９mmのセルのスペースは第５図において示され
るように主要な領域に割当てられる。すなわち、
主要なボンデイングと２個の電力バスとを含むエ
ツジ帯に対しては各々0.89mm、補助パツドと２個
の電力バスとを含む中央帯に対しては0.9mm、そ
してそれぞれ８個のパツドライン帯と９個のネツ
トライン帯とを含む領域に対しては各々3.16mmで
ある。エツジおよび中央帯は第１２図に示される
ようにさらに分割される。幅120μｍであるネツ
トライン帯は、４個の20μｍのラインおよび４個
の10μｍのスペースに対してあるいは６個の10μ
ｍのラインおよび６個の10μｍのスペースに対し
てのいずれかに対して用いられる。幅260μｍで
あるパツドライン帯は１個の120μｍのパツド、
７個の10μｍのライン、および７個の10μｍのス
ペースに対して用いられる。
ハイブリツド回路が詳細に論じられたが、回路
網をテストするための補助リードラインを使つて
論じられたパターンは、チツプがウエーハ上に形
成されるとき用いられる。同一ウエーハ上にダイ
スおよび回路網のいずれをも作るために、電子ビ
ームパターン発生によるような知られている技術
を使うことが可能である。ここにダイスのテスト
は、1980年１月15日付のアメリカ合衆国特許、連
続番号第4183460号に従つて、ダイス毎に順次テ
ストされる。好ましくは、次のダイスに進む前
に、ダイス２１′用のテスターが、回路網のテス
トモードに切替わるようにプログラムされ、５
１′の地点で個々のプローブが、パツド１６′が弾
性的なガスケツト１７′を通つて接地として用い
られる間、コントロールとして用いられる。
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