JPH0455006B2 - - Google Patents
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- JPH0455006B2 JPH0455006B2 JP60001016A JP101685A JPH0455006B2 JP H0455006 B2 JPH0455006 B2 JP H0455006B2 JP 60001016 A JP60001016 A JP 60001016A JP 101685 A JP101685 A JP 101685A JP H0455006 B2 JPH0455006 B2 JP H0455006B2
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- JP
- Japan
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- parallel
- transistor
- transmission line
- serial converter
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/12—Shaping pulses by steepening leading or trailing edges
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Analogue/Digital Conversion (AREA)
- Logic Circuits (AREA)
- Microwave Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は複数個の並列入力端子を有し、前記並
列入力端子と同数の複数個の入力端子を有してい
る合成回路を具え、かつ１個の直列出力端子を有
している並−直列変換器に関するものである。 デイジタル伝送システムでは、各々がｐビツ
ト／秒から成るｎ個の空間的に離間した並列ビツ
ト流を情報の損失なしで直列ビツト流に変換する
必要性を感ずることが屡々ある。この直列ビツト
流における個々のｎ個のビツト流は、この際経時
的に分離される。この処置は並−直列変換として
既知であり、直列デイジタル信号の周波数はｎ×
ｐビツト／秒に等しい。 斯様な並−直列変換を能動的なデイジタル回路
を用いるだけで行なうことはデイジタル伝送シス
テムにとつては慣例のことである。上記能動的な
回路は伝送システムの他の回路部分と一緒に例え
ば半導体本体に集積化する。このような集積化し
た能動デイジタル回路の使用は、半導体本体にお
ける必要な総電力消費量を高める。このことは半
導体本体の最大許容電力消費量に関して設計上の
問題を起生することになる。 本発明の目的は上述したような問題をなくすよ
うに適切に接続配置した上述した種類の並−直列
変換器を提供することにある。 本発明は複数個の並列入力端子を有し、前記並
列入力端子と同数の複数個の入力端子を有してい
る合成回路を具え、かつ１個の直列出力端子を有
している並−直列変換器において、前記並列入力
端子の各々を成端インピーダンスと伝送線との直
列回路を経てそれぞれ前記合成回路の各入力端子
に接続し、個々の伝送線の遅延時間の大きさを等
差数列的に相違させ、各成端インピーダンスとそ
れに関連する伝送線との間の接続点を長さがλ／
２の短絡伝送線に接続し、ここにλを並−直列変
換器の所望出力周波数の波長とし、該当する短絡
伝送線の入力端子に供給されるような元の各パル
スが短い時間周期後に同じ入力端子に或る時間遅
れて反転形態で再び現われるようにして、元のパ
ルスが反転パルスによつてオーバーラツプされる
時間中に元のパルスを全面的、又はほぼ全面的に
なくすようにしたことを特徴とする。 本発明による並−直列変換器では、並−直列変
換をするのに能動素子を用いるのが好適である。
このようにすれば、並−直列変換による追加的な
電力消費量が低減し、従つて半導体本体における
総消費電力量が著しく低減する。 以下図面につき本発明を説明する。 第１図に示す本発明による並−直列変換器で
は、並列入力端子を端子３１，３２及び３３で構
成し、これらの入力端子に情報源１，２及び３か
ら情報を供給する。入力端子３１は成端インピー
ダンス４と伝送線７との直列回路を経て合成回路
Ｉの第１入力端子４１に接続する。入力端子３２
は成端インピーダンス５と伝送線８との直列回路
を経て合成回路Ｉの第２入力端子４２に接続す
る。入力端子３３は成端インピーダンス６と伝送
線９との直列回路を経て合成回路Ｉの第３入力端
子４３に接続する。入力端子４１は成端インピー
ダンス１３に接続すると共にトランジスタ１７の
ベース電極にも接続する。入力端子４２は成端イ
ンピーダンス１４とトランジスタ１８のベース電
極に接続する。入力端子４３も成端インピーダン
ス１５とトランジスタ１９のベース電極に接続す
る。トランジスタ１７，１８及び１９のコレクタ
は電源電圧の正極（＋）に接続すると共に抵抗２
１を経て並−直列変換器の出力端子２３にも接続
する。トランジスタ２０のコレクタも並−直列変
換器の出力端子２３に接続する。トランジスタ１
７，１８，１９及び２０のエミツタは抵抗２２を
経て定電位点２４に共通に接続する。トランジス
タ２０のベース電極は基準電圧源１６に接続す
る。成端インピーダンス４と伝送線７との接続点
は短絡伝送線１０に接続する。同様に、成端イン
ピーダンス５と伝送線８との接続点及び成端イン
ピーダンス６と伝送線９との接続点もそれぞれ短
絡伝送線１１及び１２に接続する。 並−直列変換器の入力端子には第２ａ図に示す
形状のデイジタル信号を供給する。これらの入力
端子に供給するパルスのパルス幅は、例えば米国
特許第3515995号に記載されているように制限す
る。このことは、斯様にパルス幅を制限しないと
並−直列変換器にて情報損失が生ずることになる
ことからして必要である。なお、短絡伝送線の入
力端子には第２ｂ図に示すように負の反射パルス
が発生する。これらの反射パルスは不所望なもの
であり、これらのパルスは合成回路Ｉにてトラン
ジスタ２０と基準電圧源１６とにより抑圧する。
所要の変更を加えることにより、上記負のパルス
を利用して、正パルスをなくすこともできる。不
所望な反射パルスは、例えば短絡伝送線１０と伝
送線７との間にダイオードを設けることによつて
も抑圧することができる。この際、斯かるダイオ
ードは正パルスだけが伝送線７を通過し得るよう
に配置する。第２ｃ図は情報源１が発生するパル
スの電圧変化を示したものであり、同様に第2d
及び第２ｅ図もそれぞれ情報源２及び３が発生す
るパルスの電圧変化を示したものである。 上記情報源からのパルスに応答して入力端子３
１，３２及び３３に３つの並列ビツト流（１，
１，１），（１，０，１）及び（０，１，１）がこ
の順で現われる。これらの並列ビツト流からのパ
ルスのパルス幅は、各短絡伝送線１０，１１及び
１２の作用により第２ｄ図に示すように制限され
る。これらの３ビツトづつから成る３つの並列ビ
ツト流をその後合成回路Ｉの入力端子４１，４２
及び４３に供給する。トランジスタ１７，１８，
１９及び２０によつて多重ORゲートを形成す
る。上記３つの並列ビツト流はトランジスタ１
７，１８及び１９により第２ｆ図に示すように時
系列的に配列される。トランジスタ２０のエミツ
タ電圧は基準電圧源１６を用いて、第２ｂ図に示
すような上述した負の反射パルスが阻止されて、
これらの反射パルスが並−直列変換器の出力端子
２３に現われなくなるような電位に調整する。出
力端子２３に現われる直列パルスの繰返し速度
TSは1/3Ｔに等しく、Ｔは並−直列変換器の入力
端子３１，３２及び３３に現われるパルスの繰返
し速度である。伝送線７，８及び９の遅延時間τ
は、これらの伝送線を経て得られる制限幅のパル
スが各入力端子４１，４２及び４３に交互に現わ
れるように調整する。これらの遅延時間は、例え
ば第２ｆ図に示すようにτ(7)＝０，τ(8)＝TS及
びτ(9)＝2TSとなるように整定することができ
る。伝送線７，８及び９は、デイジタル伝送シス
テムを作動させる周波数範囲に応じて印刷導体、
ケーブル、マイクロストリツプ等を用いて実現す
ることができる。
列入力端子と同数の複数個の入力端子を有してい
る合成回路を具え、かつ１個の直列出力端子を有
している並−直列変換器に関するものである。 デイジタル伝送システムでは、各々がｐビツ
ト／秒から成るｎ個の空間的に離間した並列ビツ
ト流を情報の損失なしで直列ビツト流に変換する
必要性を感ずることが屡々ある。この直列ビツト
流における個々のｎ個のビツト流は、この際経時
的に分離される。この処置は並−直列変換として
既知であり、直列デイジタル信号の周波数はｎ×
ｐビツト／秒に等しい。 斯様な並−直列変換を能動的なデイジタル回路
を用いるだけで行なうことはデイジタル伝送シス
テムにとつては慣例のことである。上記能動的な
回路は伝送システムの他の回路部分と一緒に例え
ば半導体本体に集積化する。このような集積化し
た能動デイジタル回路の使用は、半導体本体にお
ける必要な総電力消費量を高める。このことは半
導体本体の最大許容電力消費量に関して設計上の
問題を起生することになる。 本発明の目的は上述したような問題をなくすよ
うに適切に接続配置した上述した種類の並−直列
変換器を提供することにある。 本発明は複数個の並列入力端子を有し、前記並
列入力端子と同数の複数個の入力端子を有してい
る合成回路を具え、かつ１個の直列出力端子を有
している並−直列変換器において、前記並列入力
端子の各々を成端インピーダンスと伝送線との直
列回路を経てそれぞれ前記合成回路の各入力端子
に接続し、個々の伝送線の遅延時間の大きさを等
差数列的に相違させ、各成端インピーダンスとそ
れに関連する伝送線との間の接続点を長さがλ／
２の短絡伝送線に接続し、ここにλを並−直列変
換器の所望出力周波数の波長とし、該当する短絡
伝送線の入力端子に供給されるような元の各パル
スが短い時間周期後に同じ入力端子に或る時間遅
れて反転形態で再び現われるようにして、元のパ
ルスが反転パルスによつてオーバーラツプされる
時間中に元のパルスを全面的、又はほぼ全面的に
なくすようにしたことを特徴とする。 本発明による並−直列変換器では、並−直列変
換をするのに能動素子を用いるのが好適である。
このようにすれば、並−直列変換による追加的な
電力消費量が低減し、従つて半導体本体における
総消費電力量が著しく低減する。 以下図面につき本発明を説明する。 第１図に示す本発明による並−直列変換器で
は、並列入力端子を端子３１，３２及び３３で構
成し、これらの入力端子に情報源１，２及び３か
ら情報を供給する。入力端子３１は成端インピー
ダンス４と伝送線７との直列回路を経て合成回路
Ｉの第１入力端子４１に接続する。入力端子３２
は成端インピーダンス５と伝送線８との直列回路
を経て合成回路Ｉの第２入力端子４２に接続す
る。入力端子３３は成端インピーダンス６と伝送
線９との直列回路を経て合成回路Ｉの第３入力端
子４３に接続する。入力端子４１は成端インピー
ダンス１３に接続すると共にトランジスタ１７の
ベース電極にも接続する。入力端子４２は成端イ
ンピーダンス１４とトランジスタ１８のベース電
極に接続する。入力端子４３も成端インピーダン
ス１５とトランジスタ１９のベース電極に接続す
る。トランジスタ１７，１８及び１９のコレクタ
は電源電圧の正極（＋）に接続すると共に抵抗２
１を経て並−直列変換器の出力端子２３にも接続
する。トランジスタ２０のコレクタも並−直列変
換器の出力端子２３に接続する。トランジスタ１
７，１８，１９及び２０のエミツタは抵抗２２を
経て定電位点２４に共通に接続する。トランジス
タ２０のベース電極は基準電圧源１６に接続す
る。成端インピーダンス４と伝送線７との接続点
は短絡伝送線１０に接続する。同様に、成端イン
ピーダンス５と伝送線８との接続点及び成端イン
ピーダンス６と伝送線９との接続点もそれぞれ短
絡伝送線１１及び１２に接続する。 並−直列変換器の入力端子には第２ａ図に示す
形状のデイジタル信号を供給する。これらの入力
端子に供給するパルスのパルス幅は、例えば米国
特許第3515995号に記載されているように制限す
る。このことは、斯様にパルス幅を制限しないと
並−直列変換器にて情報損失が生ずることになる
ことからして必要である。なお、短絡伝送線の入
力端子には第２ｂ図に示すように負の反射パルス
が発生する。これらの反射パルスは不所望なもの
であり、これらのパルスは合成回路Ｉにてトラン
ジスタ２０と基準電圧源１６とにより抑圧する。
所要の変更を加えることにより、上記負のパルス
を利用して、正パルスをなくすこともできる。不
所望な反射パルスは、例えば短絡伝送線１０と伝
送線７との間にダイオードを設けることによつて
も抑圧することができる。この際、斯かるダイオ
ードは正パルスだけが伝送線７を通過し得るよう
に配置する。第２ｃ図は情報源１が発生するパル
スの電圧変化を示したものであり、同様に第2d
及び第２ｅ図もそれぞれ情報源２及び３が発生す
るパルスの電圧変化を示したものである。 上記情報源からのパルスに応答して入力端子３
１，３２及び３３に３つの並列ビツト流（１，
１，１），（１，０，１）及び（０，１，１）がこ
の順で現われる。これらの並列ビツト流からのパ
ルスのパルス幅は、各短絡伝送線１０，１１及び
１２の作用により第２ｄ図に示すように制限され
る。これらの３ビツトづつから成る３つの並列ビ
ツト流をその後合成回路Ｉの入力端子４１，４２
及び４３に供給する。トランジスタ１７，１８，
１９及び２０によつて多重ORゲートを形成す
る。上記３つの並列ビツト流はトランジスタ１
７，１８及び１９により第２ｆ図に示すように時
系列的に配列される。トランジスタ２０のエミツ
タ電圧は基準電圧源１６を用いて、第２ｂ図に示
すような上述した負の反射パルスが阻止されて、
これらの反射パルスが並−直列変換器の出力端子
２３に現われなくなるような電位に調整する。出
力端子２３に現われる直列パルスの繰返し速度
TSは1/3Ｔに等しく、Ｔは並−直列変換器の入力
端子３１，３２及び３３に現われるパルスの繰返
し速度である。伝送線７，８及び９の遅延時間τ
は、これらの伝送線を経て得られる制限幅のパル
スが各入力端子４１，４２及び４３に交互に現わ
れるように調整する。これらの遅延時間は、例え
ば第２ｆ図に示すようにτ(7)＝０，τ(8)＝TS及
びτ(9)＝2TSとなるように整定することができ
る。伝送線７，８及び９は、デイジタル伝送シス
テムを作動させる周波数範囲に応じて印刷導体、
ケーブル、マイクロストリツプ等を用いて実現す
ることができる。
第１図は本発明による並−直列変換器の一例を
示す回路図、第２図は並−直列変換器の動作説明
用の時間線図である。 １，２，３…情報源、４，５，６…成端インピ
ーダンス、７，８，９…伝送線、１０，１１，１
２…短絡伝送線、１３，１４，１５…成端インピ
ーダンス、１６…基準電圧源、１７，１８，１
９，２０…トランジスタ、２１，２２…抵抗、２
３…変換器出力端子、２４…定電位点、３１，３
２，３３…変換器の並列入力端子、４１，４２，
４３…合成回路の入力端子、Ｉ…合成回路。
示す回路図、第２図は並−直列変換器の動作説明
用の時間線図である。 １，２，３…情報源、４，５，６…成端インピ
ーダンス、７，８，９…伝送線、１０，１１，１
２…短絡伝送線、１３，１４，１５…成端インピ
ーダンス、１６…基準電圧源、１７，１８，１
９，２０…トランジスタ、２１，２２…抵抗、２
３…変換器出力端子、２４…定電位点、３１，３
２，３３…変換器の並列入力端子、４１，４２，
４３…合成回路の入力端子、Ｉ…合成回路。
Claims (1)
- 【特許請求の範囲】 １ 複数個の並列入力端子を有し、前記並列入力
端子と同数の複数個の入力端子を有している合成
回路を具え、かつ１個の直列出力端子を有してい
る並−直列変換器において、 前記並列入力端子の各々を成端インピーダンス
と伝送線との直列回路を経てそれぞれ前記合成回
路の各入力端子に接続し、個々の伝送線の遅延時
間の大きさを等差数列的に相違させ、各成端イン
ピーダンスとそれに関連する伝送線との間の接続
点を長さがλ／２の短絡伝送線に接続し、ここに
λを並−直列変換器の所望出力周波数の波長と
し、該当する短絡伝送線の入力端子に供給される
ような元の各パルスが短い時間周期後に同じ入力
端子に或る時間遅れて反転形態で再び現われるよ
うにして、元のパルスが反転パルスによつてオー
バーラツプされる時間中に元のパルスを全面的、
又はほぼ全面的になくすようにしたことを特徴と
する並−直列変換器。 ２ 合成回路の各入力端子をトランジスタのベー
ス電極と伝送線用の成端インピーダンスとに接続
し、合成回路におけるこれらトランジスタのコレ
クタを相互接続すると共に、これらトランジスタ
のエミツタも相互接続し、前記コレクタの相互接
続点を給電点に接続すると共にインピーダンスを
経て並−直列変換器の出力端子にも接続し、前記
エミツタの相互接続点をインピーダンスを経て前
記給電点とは別の給電点に接続し、前記合成回路
にはトランジスタを含む手段を設け、該手段のト
ランジスタのコレクタは並−直列変換器の出力端
子に、エミツタは前述した各トランジスタのエミ
ツタ相互接続点に、ベースは基準電圧源に接続す
るようにして、元の入力パルスの非制限部分が前
記トランジスタの相互接続点に適宜分離されて現
われ、かつ基準電圧によつて決定される限界電圧
によつて前記入力パルスの前記非制限部分だけが
前記トランジスタのコレクタ相互接続点に現われ
るようにしたことを特徴とする特許請求の範囲第
１項に記載の並−直列変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8400090 | 1984-01-11 | ||
| NL8400090A NL8400090A (nl) | 1984-01-11 | 1984-01-11 | Parallel-serieomzetter. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160728A JPS60160728A (ja) | 1985-08-22 |
| JPH0455006B2 true JPH0455006B2 (ja) | 1992-09-02 |
Family
ID=19843310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001016A Granted JPS60160728A (ja) | 1984-01-11 | 1985-01-09 | 並‐直列変換器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4639620A (ja) |
| EP (1) | EP0150076B1 (ja) |
| JP (1) | JPS60160728A (ja) |
| CA (1) | CA1241706A (ja) |
| DE (1) | DE3583869D1 (ja) |
| NL (1) | NL8400090A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4973863A (en) * | 1989-12-28 | 1990-11-27 | Eastman Kodak Company | TTL-ECL interface circuit |
| US5162670A (en) * | 1990-01-26 | 1992-11-10 | Kabushiki Kaisha Toshiba | Sample-and-hold circuit device |
| JP2603745B2 (ja) * | 1990-06-15 | 1997-04-23 | 富士通株式会社 | パルス集計カウンタ回路 |
| US5615126A (en) * | 1994-08-24 | 1997-03-25 | Lsi Logic Corporation | High-speed internal interconnection technique for integrated circuits that reduces the number of signal lines through multiplexing |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE472524A (ja) * | 1944-08-07 | |||
| US3226648A (en) * | 1962-01-29 | 1965-12-28 | Burroughs Corp | Clock system for electronic computers |
| US3168656A (en) * | 1962-06-18 | 1965-02-02 | Tektronix Inc | Transmission line circuit having termination impedance which includes emitter junction of transistor |
| US3515995A (en) * | 1967-09-11 | 1970-06-02 | Sperry Rand Corp | Radiation hardened clock pulse distributor |
| DE2967454D1 (en) * | 1978-12-15 | 1985-06-27 | Siemens Ag Albis | Multi-channel amplifying device with an amplifier for groups of oscillations interlaced in time |
-
1984
- 1984-01-11 NL NL8400090A patent/NL8400090A/nl not_active Application Discontinuation
-
1985
- 1985-01-08 CA CA000471645A patent/CA1241706A/en not_active Expired
- 1985-01-09 DE DE8585200009T patent/DE3583869D1/de not_active Expired - Lifetime
- 1985-01-09 JP JP60001016A patent/JPS60160728A/ja active Granted
- 1985-01-09 EP EP85200009A patent/EP0150076B1/en not_active Expired
- 1985-01-11 US US06/690,924 patent/US4639620A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| NL8400090A (nl) | 1985-08-01 |
| EP0150076A2 (en) | 1985-07-31 |
| CA1241706A (en) | 1988-09-06 |
| JPS60160728A (ja) | 1985-08-22 |
| DE3583869D1 (de) | 1991-10-02 |
| EP0150076A3 (en) | 1985-08-21 |
| US4639620A (en) | 1987-01-27 |
| EP0150076B1 (en) | 1991-08-28 |
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