JPH0455015B2 - - Google Patents
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- Publication number
- JPH0455015B2 JPH0455015B2 JP59111375A JP11137584A JPH0455015B2 JP H0455015 B2 JPH0455015 B2 JP H0455015B2 JP 59111375 A JP59111375 A JP 59111375A JP 11137584 A JP11137584 A JP 11137584A JP H0455015 B2 JPH0455015 B2 JP H0455015B2
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- JP
- Japan
- Prior art keywords
- output
- circuit
- bit
- selection
- control information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は交換機と交換機との通信、即ち局間通
信における交換機とデジタルの局間データ線（以
下PCMリンクと称する。）とのインターフエイス
部に係り、特にPCMリンクを介して交換機への
制御情報を送る制御情報検出方式に関する。
信における交換機とデジタルの局間データ線（以
下PCMリンクと称する。）とのインターフエイス
部に係り、特にPCMリンクを介して交換機への
制御情報を送る制御情報検出方式に関する。
PCM交換網において、PCMリンクを介して交
換機間で信号の正常な授受を行なうためには、そ
のための制御情報がPCMリンクを介して交換機
へ与えられる必要がある。その制御情報の授受系
となるPCMリンク等で生ずる擾乱要因に左右さ
れることなく上記制御情報が交換機へ与えられる
ことが信号の正常な授受を確保する上で重要であ
る。このような要請に応える手段として、受信情
報に対し保護を掛けて信号の正常な授受に役立た
せる回路がある。
換機間で信号の正常な授受を行なうためには、そ
のための制御情報がPCMリンクを介して交換機
へ与えられる必要がある。その制御情報の授受系
となるPCMリンク等で生ずる擾乱要因に左右さ
れることなく上記制御情報が交換機へ与えられる
ことが信号の正常な授受を確保する上で重要であ
る。このような要請に応える手段として、受信情
報に対し保護を掛けて信号の正常な授受に役立た
せる回路がある。
上述のような制御情報を交換機へ送る回路とし
て、第２図に示すようなビツト変化の検出処理回
路がある。この回路は、第３図に示すような交換
機内の検出処理回路３２である。なお、第３図に
おいて、３０はデイジタルトランク（DT）〔入
りトランク（ICT）〕、３１はネツトワーク
（NW）、３３は主制御装置（CC）である。この
検出処理回路３２へビツトパラレルに供給される
制御情報は、第３図に示すように局間に形成され
るPCMリンク＃０、＃１等上のフレームに挿入
されている。フレームは、PCM３０方式（公知
の方式）では図４に示すように32個のタイムスロ
ツト（TS）から成り、各タイムスロツトは８ビ
ツトシリアルである。そして、タイムスロツト
TS0と、タイムスロツトTS16とに同一フレーム
ではそれぞれ異なる制御情報が挿入されており、
同一制御情報が連続したフレームで送られるよう
な制御方式を採用しいる。
て、第２図に示すようなビツト変化の検出処理回
路がある。この回路は、第３図に示すような交換
機内の検出処理回路３２である。なお、第３図に
おいて、３０はデイジタルトランク（DT）〔入
りトランク（ICT）〕、３１はネツトワーク
（NW）、３３は主制御装置（CC）である。この
検出処理回路３２へビツトパラレルに供給される
制御情報は、第３図に示すように局間に形成され
るPCMリンク＃０、＃１等上のフレームに挿入
されている。フレームは、PCM３０方式（公知
の方式）では図４に示すように32個のタイムスロ
ツト（TS）から成り、各タイムスロツトは８ビ
ツトシリアルである。そして、タイムスロツト
TS0と、タイムスロツトTS16とに同一フレーム
ではそれぞれ異なる制御情報が挿入されており、
同一制御情報が連続したフレームで送られるよう
な制御方式を採用しいる。
そして、そのようなフレーム伝送方式により、
PCMリンクを経てフレームを受信するデイジタ
ルトランク３２は、次のように構成されている。
即ち、フレーム毎に、前記タイムスロツトTS0の
制御情報と、前記タイムスロツトTS16の制御情
報とを分離し、相前後するフレーム（又は、所要
数隔たつたフレーム、つまり保護回数を与えるフ
レーム）における前述同一制御情報をビツトパラ
レルに同時刻に出力するような構成を採用してい
る。
PCMリンクを経てフレームを受信するデイジタ
ルトランク３２は、次のように構成されている。
即ち、フレーム毎に、前記タイムスロツトTS0の
制御情報と、前記タイムスロツトTS16の制御情
報とを分離し、相前後するフレーム（又は、所要
数隔たつたフレーム、つまり保護回数を与えるフ
レーム）における前述同一制御情報をビツトパラ
レルに同時刻に出力するような構成を採用してい
る。
このようにして、ビツトパラレルにデイジタル
トランク３２から出力されて来る８ビツトの制御
情報の対応２ビツトずつ（例えば、前のフレーム
のタイムスロツトTS0の第１ビツトと、後のフレ
ームのタイムスロツトTS0の第１ビツト）を各別
に受ける所定数の排他的論理和回路11，12，……
1N（Ｎは、タイムスロツトが８ビツト構成である
とすると、１６である。）と、これら排他的論理
和回路の各出力を入力に接続したオア回路２と、
このオア回路の出力を選択制御入力に受け、且つ
上記排他的論理和回路11，12，……1Nへの入力の
うちの所定の入力を入力に受けるセレクタ３とか
ら成る。このように構成される回路はPCMリン
ク毎に設けられるものである。
トランク３２から出力されて来る８ビツトの制御
情報の対応２ビツトずつ（例えば、前のフレーム
のタイムスロツトTS0の第１ビツトと、後のフレ
ームのタイムスロツトTS0の第１ビツト）を各別
に受ける所定数の排他的論理和回路11，12，……
1N（Ｎは、タイムスロツトが８ビツト構成である
とすると、１６である。）と、これら排他的論理
和回路の各出力を入力に接続したオア回路２と、
このオア回路の出力を選択制御入力に受け、且つ
上記排他的論理和回路11，12，……1Nへの入力の
うちの所定の入力を入力に受けるセレクタ３とか
ら成る。このように構成される回路はPCMリン
ク毎に設けられるものである。
このビツト変化の検出処理回路は、相前後する
フレーム（又は、保護を与える所定数隔たつたフ
レーム）内の対応制御情報の２ビツト比較により
制御情報のビツト変化検出し、その検出結果に応
じて前のフレームの制御情報、又は後のフレーム
の制御情報を交換機へ送るようにしている。これ
により、PCMリンク等で生ずる擾乱の影響を避
け得て、確実に制御情報を識別することができ
る。
フレーム（又は、保護を与える所定数隔たつたフ
レーム）内の対応制御情報の２ビツト比較により
制御情報のビツト変化検出し、その検出結果に応
じて前のフレームの制御情報、又は後のフレーム
の制御情報を交換機へ送るようにしている。これ
により、PCMリンク等で生ずる擾乱の影響を避
け得て、確実に制御情報を識別することができ
る。
この従来のビツト変化の検出処理回路は上述の
如く並列ビツト処理であり、又各リンク毎に同一
構成の回路を設けて初めて複数のPCMリンクの
ための制御情報を交換機へ送り得るものであるか
ら、その制御情報を発生するための演算処理に要
する回路規模の増大、複雑化が避けられないもの
となつている。
如く並列ビツト処理であり、又各リンク毎に同一
構成の回路を設けて初めて複数のPCMリンクの
ための制御情報を交換機へ送り得るものであるか
ら、その制御情報を発生するための演算処理に要
する回路規模の増大、複雑化が避けられないもの
となつている。
このようなことから、その不具合を有効に解決
し得る技術手段が求められている。
し得る技術手段が求められている。
本発明は比較的簡易な手段で、しかも複数のリ
ンクのための制御情報の発生を単一の手段で遂行
し得る制御情報検出方式を提供するもので、その
手段は、同一フレームを繰り返して伝送して来る
信号伝送システムにおいて、 前記各フレーム内の対応する所定の情報単位の
みを順次に分離して出力する分離手段と、 該分離手段によつて分離された情報単位を保持
して情報単位毎に順次に出力する出力手段と、 該出力手段から出力された情報単位に応答して
相前後する情報単位間の不一致を検出する検出手
段と、 該検出手段の出力に応答して選択出力を発生
し、検出処理終了に応答して該選択出力の送出を
停止する選択信号発生手段と、 前記不一致前の入力状態及び不一致後の入力状
態を入力に受け、前記選択信号発生手段の選択出
力に応じた入力状態を出力する選択手段とを備え
て該選択手段の出力を正常な情報として送出する
ようにしたものである。
ンクのための制御情報の発生を単一の手段で遂行
し得る制御情報検出方式を提供するもので、その
手段は、同一フレームを繰り返して伝送して来る
信号伝送システムにおいて、 前記各フレーム内の対応する所定の情報単位の
みを順次に分離して出力する分離手段と、 該分離手段によつて分離された情報単位を保持
して情報単位毎に順次に出力する出力手段と、 該出力手段から出力された情報単位に応答して
相前後する情報単位間の不一致を検出する検出手
段と、 該検出手段の出力に応答して選択出力を発生
し、検出処理終了に応答して該選択出力の送出を
停止する選択信号発生手段と、 前記不一致前の入力状態及び不一致後の入力状
態を入力に受け、前記選択信号発生手段の選択出
力に応じた入力状態を出力する選択手段とを備え
て該選択手段の出力を正常な情報として送出する
ようにしたものである。
この本発明方式によれば、ビツトシリアルに読
み出されるデータのビツト端の不一致を順次に検
出し、その検出出力に応じて選択手段により不一
致前の入力状態又は不一致後の入力状態を選択し
てその選択出力を制御情報として出力するように
しているから、回路規模の縮小、簡易化が図ら
れ、又その手段は時分割使用に容易に組み入れら
れ得る故複数のPCMリンクのかめの制御情報処
理を単一の手段で間に合わせることが可能とな
る。
み出されるデータのビツト端の不一致を順次に検
出し、その検出出力に応じて選択手段により不一
致前の入力状態又は不一致後の入力状態を選択し
てその選択出力を制御情報として出力するように
しているから、回路規模の縮小、簡易化が図ら
れ、又その手段は時分割使用に容易に組み入れら
れ得る故複数のPCMリンクのかめの制御情報処
理を単一の手段で間に合わせることが可能とな
る。
以下、添付図面を参照しながら本発明の実施例
を説明する。
を説明する。
第１図は本発明の一実施例を示す。この実施例
も、〔従来の技術〕の項で説明したと同様、前述
の複数のPCMリンクからフレームをビツトシリ
アルに受信する交換機の中で実施される例であ
る。この図において、線１１は、〔従来の技術〕
の項で説明した各PCMのデイジタルトランク３
０で分離されたビツトパラレルの制御情報の各々
を時分割方式で送つて来る線である。この時分割
方式での制御情報の線１１への送出は、各デイジ
タルトランク３０にバツフアを設けて行なつても
よいし、第１図の入力に同様のバツフアを設けて
同等の動作を生ぜしめてもよい。線１１を経て入
力されるビツトシリアルな制御情報（以下、デー
タという。）は、メモリ１１に順次に記憶され、
ビツトシリアルに読み出されて出力される。メモ
リ１０の出力は排他的論理和回路１３の一方の入
力及びセレクタ１４の一方の入力に直接に接続さ
れると共に、１ビツト遅延回路１５を経て排他的
論理和回路１３の他方の入力に、又１ビツト遅延
回路１６を経てセレクタ１４の他方の入力に接続
されている。
も、〔従来の技術〕の項で説明したと同様、前述
の複数のPCMリンクからフレームをビツトシリ
アルに受信する交換機の中で実施される例であ
る。この図において、線１１は、〔従来の技術〕
の項で説明した各PCMのデイジタルトランク３
０で分離されたビツトパラレルの制御情報の各々
を時分割方式で送つて来る線である。この時分割
方式での制御情報の線１１への送出は、各デイジ
タルトランク３０にバツフアを設けて行なつても
よいし、第１図の入力に同様のバツフアを設けて
同等の動作を生ぜしめてもよい。線１１を経て入
力されるビツトシリアルな制御情報（以下、デー
タという。）は、メモリ１１に順次に記憶され、
ビツトシリアルに読み出されて出力される。メモ
リ１０の出力は排他的論理和回路１３の一方の入
力及びセレクタ１４の一方の入力に直接に接続さ
れると共に、１ビツト遅延回路１５を経て排他的
論理和回路１３の他方の入力に、又１ビツト遅延
回路１６を経てセレクタ１４の他方の入力に接続
されている。
排他的論理和回路１３の出力はフリツプフロツ
プ回路１７のセツト入力Ｓに接続されている。回
路１７のリセツト入力Ｒにはデータの処理終了時
に発生される信号が線１８を経て供給されるよう
に構成されている。
プ回路１７のセツト入力Ｓに接続されている。回
路１７のリセツト入力Ｒにはデータの処理終了時
に発生される信号が線１８を経て供給されるよう
に構成されている。
フリツプフロツプ回路１７の出力はセレクタ１
４の選択制御入力に接続されている。
４の選択制御入力に接続されている。
次に、上述構成の下における制御信号の発生態
様を説明する。
様を説明する。
説明の都合上、先行データの処理が終了し、そ
れに伴つて線１８上に信号が発生してフリツプフ
ロツプ回路１７はリセツトされた状態にあるもの
とする。
れに伴つて線１８上に信号が発生してフリツプフ
ロツプ回路１７はリセツトされた状態にあるもの
とする。
各PCMリンクからのビツトシリアルなデータ
は、線１１を経てメモリ１０にビツトシリアルに
順次に書き込まれ、そしてメモリ１０からビツト
シリアルに順次に読み出されたデータビツトは直
ちに排他的論理和回路１３の一方の入力へ供給さ
れ、又１ビツト遅延回路１５で１ビツト時間の遅
延を与えられて排他的論理和回路１３の他方の入
力に供給される。このようなビツト処理により相
次ぐビツト間に不一致があるか否かを示す信号が
回路１３から出力される。即ち、不一致のとき回
路１３から出力があつてフリツプフロツプ回路１
７をセツトし、そのセツト出力がセレクタ１４へ
供給される。
は、線１１を経てメモリ１０にビツトシリアルに
順次に書き込まれ、そしてメモリ１０からビツト
シリアルに順次に読み出されたデータビツトは直
ちに排他的論理和回路１３の一方の入力へ供給さ
れ、又１ビツト遅延回路１５で１ビツト時間の遅
延を与えられて排他的論理和回路１３の他方の入
力に供給される。このようなビツト処理により相
次ぐビツト間に不一致があるか否かを示す信号が
回路１３から出力される。即ち、不一致のとき回
路１３から出力があつてフリツプフロツプ回路１
７をセツトし、そのセツト出力がセレクタ１４へ
供給される。
これと並行して、メモリ１０から順次に読み出
されるデータビツトは直ちにセレクタ１４の一方
の入力に供給されると共に１ビツト遅延回路１６
を経てセレクタ１４の他方の入力に供給される。
されるデータビツトは直ちにセレクタ１４の一方
の入力に供給されると共に１ビツト遅延回路１６
を経てセレクタ１４の他方の入力に供給される。
従つて、セレクタ１４に入力されるビツト、即
ち不一致前の入力ビツト又は不一致後の入力ビツ
トがセレクタ１４の選択制御入力へ供給されるフ
リツプフロツプ回路１７からの選択信号によつて
選択されて出力され、その選択出力信号が制御情
報として交換機（図示せず）へ供給される。
ち不一致前の入力ビツト又は不一致後の入力ビツ
トがセレクタ１４の選択制御入力へ供給されるフ
リツプフロツプ回路１７からの選択信号によつて
選択されて出力され、その選択出力信号が制御情
報として交換機（図示せず）へ供給される。
そして、このような回路構成を成すことによ
り、その回路構成の入力に複数のPCMリンクか
らのデータを時分割的に供給して単一のPCMリ
変化検出処理回路をそれら複数のPCMリンクで
共用するように構成することも容易である。
り、その回路構成の入力に複数のPCMリンクか
らのデータを時分割的に供給して単一のPCMリ
変化検出処理回路をそれら複数のPCMリンクで
共用するように構成することも容易である。
なお、上記実施例における回路は一例であつ
て、他の回路構成を採ることが可能である。例え
ば、排他的論理和回路１３を、メモリ１０からの
出力と１ビツト遅延回路の出力とでテーブルを引
いて出力を出す構成にしてもよい。
て、他の回路構成を採ることが可能である。例え
ば、排他的論理和回路１３を、メモリ１０からの
出力と１ビツト遅延回路の出力とでテーブルを引
いて出力を出す構成にしてもよい。
以上の説明から明らかなように、本発明によれ
ば ビツト変化検出処理回路の簡易化を達成し得
て、しかも その簡易化は複数のPCMリンクの制御情報
検出処理に容易に共用化し得る構成に仕立て上
げられている、等の効果が得られる。
ば ビツト変化検出処理回路の簡易化を達成し得
て、しかも その簡易化は複数のPCMリンクの制御情報
検出処理に容易に共用化し得る構成に仕立て上
げられている、等の効果が得られる。
第１図は本発明の一実施例を示す図、第２図は
従来のビツト変化検出回路図、第３図は従来の交
換機の構成を示す図、第４図は第３図の交換機で
用いるフレームの構成を示す図である。 図中、１０はメモリ、１３は排他的論理和回
路、１４はセレクタ、１５，１６は１ビツト遅延
回路、１７はフリツプフロツプ回路である。
従来のビツト変化検出回路図、第３図は従来の交
換機の構成を示す図、第４図は第３図の交換機で
用いるフレームの構成を示す図である。 図中、１０はメモリ、１３は排他的論理和回
路、１４はセレクタ、１５，１６は１ビツト遅延
回路、１７はフリツプフロツプ回路である。
Claims (1)
- 【特許請求の範囲】 １ 同一フレームを繰り返して伝送して来る信号
伝送システムにおいて、 前記各フレーム内の対応する所定の情報単位の
みを順次に分離して出力する分離手段と、 該分離手段によつて分離された情報単位を保持
して情報単位毎に順次に出力する出力手段と、 該出力手段から出力された情報単位に応答して
相前後する情報単位間の不一致を検出する検出手
段と、 該検出手段の出力に応答して選択出力を発生
し、検出処理終了に応答して該選択出力の送出を
停止する選択信号発生手段と、 前記不一致前の入力状態及び不一致後の入力状
態を入力に受け、前記選択信号発生手段の選択出
力に応じた入力状態を出力する選択手段とを備え
て該選択手段の出力を正常な情報として送出する
ことを特徴とする情報検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111375A JPS60254950A (ja) | 1984-05-31 | 1984-05-31 | 制御情報検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111375A JPS60254950A (ja) | 1984-05-31 | 1984-05-31 | 制御情報検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254950A JPS60254950A (ja) | 1985-12-16 |
| JPH0455015B2 true JPH0455015B2 (ja) | 1992-09-02 |
Family
ID=14559590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111375A Granted JPS60254950A (ja) | 1984-05-31 | 1984-05-31 | 制御情報検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254950A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920003364B1 (ko) * | 1988-12-24 | 1992-04-30 | 한국전기통신공사 | 이종신호변환방법 및 장치 |
-
1984
- 1984-05-31 JP JP59111375A patent/JPS60254950A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60254950A (ja) | 1985-12-16 |
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