JPH0455650U - - Google Patents

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JPH0455650U
JPH0455650U JP9773190U JP9773190U JPH0455650U JP H0455650 U JPH0455650 U JP H0455650U JP 9773190 U JP9773190 U JP 9773190U JP 9773190 U JP9773190 U JP 9773190U JP H0455650 U JPH0455650 U JP H0455650U
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JP
Japan
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data
storage device
main memory
control circuit
main
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JP9773190U
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【図面の簡単な説明】
第１図は本考案の一実施例の構成を示すブロツ
ク図、第２図は第１図の実施例の書込み時の動作
を説明するためのタイミングチヤート、第３図は
第１図の実施例の読出し時の動作を説明するため
のタイミングチヤート、第４図は従来のメモリシ
ステムの構成を示すブロツク図、第５図は従来例
における読出し時のキヤツシユヒツト時の動作を
説明するためのタイミングチヤート、第６図は従
来例における読出し時のキヤツシユミスヒツト時
の動作を説明するためのタイミングチヤートであ
る。 １……プロセツサ、２……ＤＭＡ制御回路（Ｄ
ＭＡＣ）、３……ＣＰＵバス、４……主記憶制御
回路（ＭＣ）、５……主記憶装置、６……メモリ
バス、７……キヤツシユ記憶。

Claims (1)

  1. 【実用新案登録請求の範囲】 主記憶装置５と、 キヤツシユ記憶装置７を内蔵し、かつ、バス・
    スヌープ機能を有するプロセツサ１と、 主記憶装置５にアクスス可能な一つ以上のマス
    タ２と、 主記憶制御回路４とを有し、 前記プロセツサ１と、マスタ２と、主記憶制御
    回路４とは相互にＣＰＵバス３により接続されて
    おり、 前記主記憶装置５は、前記ＣＰＵバス３から独
    立したメモリバス６によつて前記主記憶装置５と
    接続されており、 前記マスタ２が主記憶装置５にデータを書込む
    場合、書込みアドレスが前記キヤツシユ記憶装置
    ７上に存在するか否かにかかわらず、前記主記憶
    制御回路４は主記憶装置５の該当するアドレスに
    データを書込み、 前記マスタ２が主記憶読装置５からデータを読
    出すときには、読出しアドレスが前記キヤツシユ
    記憶装置７上に存在するか否かにかかわらず、前
    記主記憶制御回路４は、主記憶装置５の該当アド
    レスからデータを読み出してラツチし、かつ、読
    出しアドレスが前記キヤツシユ記憶装置７上に存
    在した場合には、ラツチしたデータを廃棄し、読
    出しアドレスが前記キヤツシユ記憶装置７上に存
    在しなかつた場合には、ラツチしたデータを前記
    ＣＰＵバス３に転送するようになつていることを
    特徴とするメモリ制御回路。
JP9773190U 1990-09-18 1990-09-18 Pending JPH0455650U (ja)

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JP9773190U JPH0455650U (ja) 1990-09-18 1990-09-18

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JP9773190U JPH0455650U (ja) 1990-09-18 1990-09-18

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JPH0455650U true JPH0455650U (ja) 1992-05-13

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ID=31838364

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JP9773190U Pending JPH0455650U (ja) 1990-09-18 1990-09-18

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