JPH026340U - - Google Patents
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- Publication number
- JPH026340U JPH026340U JP8401488U JP8401488U JPH026340U JP H026340 U JPH026340 U JP H026340U JP 8401488 U JP8401488 U JP 8401488U JP 8401488 U JP8401488 U JP 8401488U JP H026340 U JPH026340 U JP H026340U
- Authority
- JP
- Japan
- Prior art keywords
- signal
- supplied
- control signal
- buffer circuit
- floating state
- Prior art date
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- Pending
Links
- 230000010365 information processing Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 1
Description
第１図は本考案の一実施例を示すブロツク図で
ある。 １……内部ＣＰＵ、２……アドレスバス信号、
３……データバス信号、４……メモリ制御信号、
５，６，７……バツフア回路、８，９……電気的
書換可能ＲＯＭ、１０……メモリ用アドレス信号
、１１……メモリ用データ信号、１２……メモリ
用制御信号、１３……バツフア回路制御信号、１
４……外部接続機構。
ある。 １……内部ＣＰＵ、２……アドレスバス信号、
３……データバス信号、４……メモリ制御信号、
５，６，７……バツフア回路、８，９……電気的
書換可能ＲＯＭ、１０……メモリ用アドレス信号
、１１……メモリ用データ信号、１２……メモリ
用制御信号、１３……バツフア回路制御信号、１
４……外部接続機構。
Claims (1)
- 内部ＣＰＵと、前記内部ＣＰＵからアドレスバ
ス信号、データバス信号およびメモリ制御信号が
供給されバツフア回路制御信号が供給されたとき
に出力がフローテイング状態になる複数のバツフ
ア回路と、フアームウエアを格納した電気的書換
可能ＲＯＭと、前記バツフア回路がフローテイン
グ状態になつているときに外部に接続されたＲＯ
Ｍ書込装置からの信号を前記電気的書込可能ＲＯ
Ｍへ供給するための外部接続機構とを含むことを
特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8401488U JPH026340U (ja) | 1988-06-24 | 1988-06-24 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8401488U JPH026340U (ja) | 1988-06-24 | 1988-06-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH026340U true JPH026340U (ja) | 1990-01-17 |
Family
ID=31308714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8401488U Pending JPH026340U (ja) | 1988-06-24 | 1988-06-24 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH026340U (ja) |
-
1988
- 1988-06-24 JP JP8401488U patent/JPH026340U/ja active Pending
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