JPH0455771A - 半導体素子及びその経時絶縁破壊試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本願発明は、ゲート酸化膜を有する半導体素子及び該素
子に対する経時的な劣化に因る絶縁破壊（Ｔ　Ｄ　Ｄ　
Ｂ　：　Ｔｉｍｅ　Ｄｅｐｅｎｄｅｎｔ　Ｄｉｅｌｅｃ
ｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ）試験方法に関する。

〔従来の技術〕

従来、ＭＯ３形トランジスタ等のゲート絶縁膜を有する
半導体素子に対する経時絶縁破壊試験は、通常、第５．
６図に示す配線構造の試験用素子が用いられていた。こ
の試験用素子は、Ｎ形シリコン基板１と、この基板ｌ上
にゲート酸化膜２を介して形成されたゲート電極３を有
している。基板１には拡散層１ａが形成され、この拡散
層１ａに基板コンタクト用ＡＮ（アルミニウム）配線４
の一端が当接している。このＡｆｆｉ配線４の他端側は
基板外方に導かれ、その端部が端子４ａを形成している
。ゲート電極３にはゲート電極用／ｌ配線５の一端が当
接するとともに、このＡＩ！配線５の他端側か基板外方
に導かれて、その端部が端子５ａを形成している。なお
、第６図中、６は酸化Ｓｉ膜であり、７はＳｉＯ□薄膜
である。

このように形成した経時絶縁破壊試験用素子を多数用意
し、それらに電気的ストレスを同時に印加しておいて、
試験時には端子４ａ、５ａ間に所定の直流電圧■、を印
加し、そのときの電流測定値Ｉ、が予め設定した基準値
を越えるか否かによってゲート酸化膜の絶縁性能を判断
していた。

この試験手法によると、所定電圧Ｖ、印加時の測定電流
値■。が第７図（ａ）　（ｂ）に示す如＜ＩＤ＜ＴＯ（
１，：絶縁長、不良の基準値）となるときは、ゲート酸
化膜２が破壊されていないと判断される。

しかし、第８図（ａ）　（ｂ）に示すように僅かの電圧
印加で電流の著しい立ち上がりが起こり、電圧値■。

のときにＩＤ＞１０となるときは、ゲート酸化膜２が破
壊されていると判断される。なお、第８図（ｂ）中、Ｘ
印は絶縁破壊位置を示す。

〔発明が解決しようとする課題〕

しかしながら、従来の試験方法にあっては、ストレス印
加時にゲート酸化ＷＡ２の破壊が生じると、大電流が測
定回路に流れ、Ａｎ配線４，５の端子４ａ、５ａとの間
の細い部分が焼き切れてしまうことがあるが、そのよう
な状態に至った場合、電圧−電流特性曲線は第９図（ａ
）（ｂ）　（同図（ｂ）中、×印は絶縁破壊位置及び断
線位置を示す）のようになり、電圧■を上昇させてもパ
ッケージやウェハの湿気等に拠るリーク電流Ｉの僅かな
値のみとなるから、Ｌ＜Ｉｏとなってゲート酸化膜２が
正常状態であるかの如く誤判断されてしまう問題があっ
た。

そこで、かかる問題を排除しようとすれば、Ｉ。

＜　Ｉ　ｏとなってゲート酸化膜２が正常であると判断
された素子について、更に、測定点を細かくとり（例え
ば数十点以上の点）、第７図（ｂ）５第９図（ｂ）のよ
うな電圧−電流特性曲線を描いて、その曲線の変化形態
から良、不良を最終判断しなければならない。つまり、
電圧−電流特性曲線が第７図（ｂ）のように途中で急激
に立ち上がる場合には良品であり、第９図（ｂ）のよう
にリーク電流Ｉが平坦に続く場合には不良品となる。し
かし、この最終判断を行うには、前述したように測定点
を多数設定し、電圧−電流曲線全体を把握しなければな
らないから、測定時間が著しく長くなってしまい、測定
能率が極端に低下するという別の問題があった。

本願発明は、このような従来技術の問題に鑑みてなされ
たもので、半導体素子の電圧−電流特性全体を描かずと
も、経時絶縁破壊試験におけるＡ１等の配線材料の断線
に起因した誤判断を無くし、試験時間を大幅に短縮でき
るようにすることを、その解決しようとする課題として
いる。

〔課題を解決するための手段〕

上記課題を解決するため、請求項（１）記載の発明は、
基板に接続された第１の配線材料と、前記基板にゲート
酸化膜を介して対向するゲート電極に接続された第２の
配線材料との組を、複数備えた半導体素子とした。

また請求項（２）記載の発明は、基板に接続された第１
の配線材料と、前記基板にゲート酸化膜を介して対向す
るゲート電極に接続された第２の配線材料との組を、複
数備えた半導体素子を形成し、この半導体素子に電気的
ストレスを印加し、しかる後、前記第１の配線材料相互
間及び第２の配線材料相互間の導通を個別に検査し、少
なくとも何れか一つの配線材料相互間が非導通を示した
ときに、ゲート酸化膜が絶縁不良であると推定する方法
とした。

〔作用〕

請求項（２）記載の発明において、第１の配線材料相互
間及び第２の配線材料相互間の導通を検査し、この結果
、少なくとも何れか一方の配線材料相互間が非導通を示
したとする。この非導通が例えば第１の配線材料相互間
で生じたとすれば、複数の第１の配線材料の内、少なく
とも一つの配線材料が途中で遮断している状態である。

このことは、経時変化を与えるために、電気的ストレス
を印加した際、ゲート酸化膜が絶縁破壊を起こし、この
結果、大電流が試験回路に流れ、試験に係る第１の配線
材料が焼き切れたと推定される。この推定は、第２の配
線材料相互間が非導通の場合及び第１、第２の配線材料
相互間の両方が非導通の場合も同様に成り立つ。そこで
、配線材料相互間の非導通が検出されたときには、ゲー
ト酸化膜が絶縁不良であると見做されるから、従来のよ
うに沢山の測定点に係る電圧−電流特性全体を描いてみ
なくても、配線材料の断線に起因した良品、不良品の誤
判断を防止できる。

また、請求項（１）記載の発明では、電気的ストレス印
加時にゲート酸化膜の絶縁破壊が生じると、大電流が流
れて、配線材料が断線する。これにより、第１の配線材
料相互間、第２の配線材料相互間の導通を検査するだけ
で、配線材料の断線をチエツクでき、配線材料を一組又
はそれ以上増設するだけの簡単な構造でありながら、上
述した試験を実施できる。

〔実施例〕

以下、本願発明の一実施例を添付図面の第１図乃至第４
図に基づいて説明する。

第１図において、１０は経時絶縁破壊試験用の半導体素
子を示す。この半導体素子１０は第２図に示す如く、Ｎ
形シリコン基板１１と、この基板工１上にゲート酸化膜
１２を介して形成されたゲート電極１３を有している。

基板工１には基板の一部としての拡散層１１ａが形成さ
れ、この拡散層１１ａに２本の第１の基板コンタクト用
Ａ！配！ｌｌｉ！１４．１５の一端が個別に当接してい
る。このＡｌ配線１４．１５の他端側は基板外方に各々
導かれ、その各端部が試験用端子１４ａ、１５ａを形成
している。ゲート電極１３には２本の第２のゲート電極
用Ａｌ配線１６．１７の一端が個別に当接するとともに
、このＡｌ配線１６．１７の他端側か基板外方に各々導
かれて、その各端部が試験用端子１６ａ、１７ａを形成
している。

このため、本実施例の半導体素子１０は、素子上面から
みたときに第１のＡｌ配線１４及び第２のＡｆｆｉ配線
１６が絶縁試験用の一方の組を成し、第１の／ｌ配線１
５及び第２のＡ２配線１７が他方の組を成している。な
お、第２図中、１８は酸化Ｓｉ膜であり、１９は５ｉＯ
ｚｌ膜である。

一方、半導体素子１０の経時絶縁破壊（ＴＤＤＢ）試験
を行うために、本実施例ではコントローラ２０を含む絶
縁破壊試験装置２１が用意されている。コントローラ２
０はマイクロコンピュータを搭載して構成され、そのマ
イクロコンピュータには、試験全体を自動的に行うため
のプログラム（第３図参照）が予め格納されている。こ
のため、試験時にあっては、コントローラ２０に接続す
れた４本のプローブ２０ａ〜２０ｄが各Ａｌ配線１４．
１５，１６．１７の端子１４ａ、１５ａ、１５ａ、１７
ａに各々当接され、その試験結果であるゲート酸化膜１
２の絶縁性の良否が表示器２２に表示されるようになっ
ている。

次に、本実施例の試験方法を説明する。

半導体素子１０の試験用端子１４ａ、１６ａ又は１５ａ
、１７ａを使って、所定の電気的ストレスを印加して、
劣化を加速させる。この後、素子１０を絶縁破壊試験装
置２１にセットし、試験装置２１を起動させる。これに
より、コントローラ２０は、第３図の自動試験を開始す
る。

この第３図の処理を説明する。まず、ステップ■にて試
験開始指令まで待機し、試験開始が指令されるとステッ
プ■にて４本のプローブ２０ａ〜２０ｄを各端子１４ａ
、１５ａ、１６ａ、１７ａに各々セットする。

次いでステップ■に移行し、端子１４ａ、１５ａにセン
トされたプローブ２０ａ、２０ｂを介して、第１の／ｌ
配線１４．１５間の導通状態を検査する。この検査時に
おける等価回路は第４図（ａ）の状態になるから、ステ
ップ■にてＹＥＳ　（導通）と判断されたときは、基板
１１（拡散Ｍ１１ａを含む）及び第１の／ｌ配線１４．
１５を介する系に断線等の遮断部位が無いとして、ステ
ップ■に移行する。

ステップ■でも、ステップ■と同様にして、端子１６ａ
、１７ａにセットされたプローブ２０ｃ。

２０ｄを介して、第１のＡｊ２配線１６．１７間の導通
状態を検査する。この検査時における等価回路は第４図
（ハ）の状態になるから、ステップ■にてＹＥＳ　（導
通）と判断されたときは、ゲート電極１３及び第１のＡ
ｊ２配線１６．１７を介する系に断線等の遮断部位が無
いとして、ステップ■〜■に移行する。

ステップ■では、例えば第１．第２のＡｌ配線１４．１
６側のプローブ２０ａ、２０ｃを介して所定直流電圧■
。を印加し、ステップ■ではその時点の電流値■。を測
定する。さらにステップ■において、ステップ■での測
定値１．が予め設定した基準値Ｉ０　（前述した第７〜
９図の（ｂ）参照）に対し、■、≦１．か否かを判断す
る６そこで、このステップ■の判断にてＹＥＳの場合は
、電気的ストレス印加後においても、ゲート酸化膜１２
の絶縁度は充分に高いとして、ステップ■にて表示器２
２に良品の表示をさせる。この後、ステップ■に移行し
、セットしであるプローブ２０ａ〜２０ｄを外してステ
ップ■に戻る。

一方、前記ステップ■、■、及び■の内、何れかのステ
ップでＮＯの判断となるときは、ゲート酸化膜１２が電
気的ストレス印加によって破壊されており、ステップ［
相］にて表示器２２に不良品の表示をさせる。

この状態を詳述すると、ステップ■又は■でＮＯの判断
となった場合は、ストレス印加時においてゲート酸化膜
１２に絶縁破壊が起こり、大電流が流れ、第１．第２の
Ａｌ配線１４．１６又は第１１第２のＡｌ配線１５．１
７の細い部分の１箇所又は複数箇所が焼き切れたと推定
される。即ち、非導通の直接原因は／ｌ配線の断線であ
るが、その原因となったのはゲート酸化膜１２の絶縁破
壊である。このため、基板１１及びゲート電極１３の各
２箇所から引き出したＡ１配線１４．１５及び１６．１
７間の非導通状態は、ゲート酸化膜１２が絶縁不良の状
態と見做され、不良の判断が下される。

これに対して、ステップ■及び■でＹＥＳの判断であっ
て、ステップ■でＮＯとなる場合は、Ａρ配線１４〜１
７に断線は生じていないが、ゲート酸化膜１２の絶縁性
が低下しており、不良品に分類される。

このように本実施例によれば、所定直流電圧■。

印加時の電流値Ｉｎの大小によってゲート酸化膜の絶縁
性を的確に判断できるのみならず、Ａ１配線１４〜１７
の断線に起因した誤判断を確実に防止できる。しかも、
その誤判断防止に要する手間は、第１のＡ１配線１４．
１５間及び第２のＡｌ配線１６．１７間の導通を調べる
だけで済むから、従来のように印加電圧Ｖを変えて電圧
−電流特性曲線全体を描く必要は無く、試験時間が格段
に短縮され、試験能率が飛躍的に向上する。さらに、本
実施例では、断線の検査をプログラム処理化しており、
これによって試験全体をプログラム測定で行うことがで
きるから、多量の試料を連続して且つ高速で試験でき、
この面からも試験能率が良くなる。

なお、前記実施例において／ｌ配線の組を二組としたが
、本願発明ではそれ以上設けてもよい。

また、半導体素子の基板としてシリコン基板自体の場合
を説明したが、本願発明の基板の概念には、例えばＣ−
ＭＯ３Ｏ３セメモリうにＮ形基板中に形成されるＰウェ
ルも含まれる。さらに、前記実施例では配線材料として
ＡＮ配線の場合を説明したが、本願発明の配線材料には
、Ａ１−３ｉ合金。

Ａｌ−Ｃｕ−３ｉ合金、Ａｌ−Ｔｉ−３ｉ合金、又は、
Ｍｏ、Ｗ、Ｔｉの金属或いはそれらのシリサイド等も含
まれる。

また、前記実施例に係る絶縁破壊試験はマイクロコンピ
ュータを用いたプログラム測定で行うとしたが、本願発
明方法には勿論、各試験機器を用いてマニュアルで行う
方法も含まれ、そのようなマニュアル試験であっても、
従来のように測定点を連続的に移動させて電圧−電流特
性曲線をみる方法に比べて、格段のスピードアップとな
る。

〔発明の効果〕

以上説明してきたように、請求項（２）記載の発明によ
れば、半導体素子に形成している第１の配線材料相互間
及び第２の配線材料相互間の導通を検査し、少なくとも
何れか一方の配線材料相互間が非導通か否かをみること
によって、配線材料の断線、即ちゲート酸化膜の絶縁破
壊を推定できるから、配線材料の断線に起因した素子の
良、不良の誤判断を確実に防止できることは勿論のこと
、従来のように測定点を細かく設定して電圧−電流特性
の全体をチエツクする場合に比べて、誤判断防止のため
の手間が格段に少なくなって、試験全体に要する時間が
短縮され、試験効率が著しく向上するという効果が得ら
れる。

また、請求項（１）記載の発明に係る半導体素子は、配
線材料を前もって一組以上増やすだけで済み、簡単な構
造ながら上述した試験を可能にし、絶縁破壊試験の能率
向上に寄与する。

【図面の簡単な説明】

第１図乃至第４図は本願発明の一実施例に係る図であっ
て、第１図は全体のブロック図、第２図は第１図中のＡ
−Ａ線（及びＢ−Ｂ線）に沿った素子部分の断面図、第
３図は自動化された試験を示す概略フローチャート、第
４図（ａ）　（ｂ）は各々導通試験時の等価回路図であ
る。第５図乃至第９図は従来例及びその問題点を示す図
であって、第５図は従来例に係る半導体素子の概略を示
す平面図、第６図は第５図中のＶ−Ｖ線に沿った断面図
、第７図（ａ）は絶縁破壊が生じていないときの等価回
路図、第７図（ｂ）は同図（ａ）の状態における電圧−
電流特性図、第８図（ａ）は絶縁破壊が生じたときの等
価回路図、第８図（ｂ）は同図（ａ）の状態における電
圧電流特性図、第９図（ａ）は断線時の等価回路図、第
９図（ｂ）は同図（ａ）の状態における電圧−電流特性
図である。 図中、１０・・・半導体素子、１１・・・基板、１２・
・・ゲート酸化膜、１３・・・ゲート電極、１４．１５
・・・第１のＡｆ配線、１６．１７・・・第２のＡ！配
線、２０・・・コントローラ、２１・・・絶縁破壊試験
装置、２２・・・表示器、である。

Claims (2)

【特許請求の範囲】
1. （１）基板に接続された第１の配線材料と、前記基板に
   ゲート酸化膜を介して対向するゲート電極に接続された
   第２の配線材料との組を、複数備えたことを特徴とする
   半導体素子。
2. （２）基板に接続された第１の配線材料と、前記基板に
   ゲート酸化膜を介して対向するゲート電極に接続された
   第２の配線材料との組を、複数備えた半導体素子を形成
   し、この半導体素子に電気的ストレスを印加し、しかる
   後、前記第１の配線材料相互間及び第２の配線材料相互
   間の導通を個別に検査し、少なくとも何れか一つの配線
   材料相互間が非導通を示したときに、ゲート酸化膜が絶
   縁不良であると推定することを特徴とした半導体素子の
   経時絶縁破壊試験方法。