JPH03211837A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03211837A JPH03211837A JP2007357A JP735790A JPH03211837A JP H03211837 A JPH03211837 A JP H03211837A JP 2007357 A JP2007357 A JP 2007357A JP 735790 A JP735790 A JP 735790A JP H03211837 A JPH03211837 A JP H03211837A
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- JP
- Japan
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- wiring
- film
- inspection
- passivation
- caused
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- Pending
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置における検査用電極の構造に関す
る。
る。
［従来の技術］
従来の半導体装置における検査用電極の構造は検査した
い配線の一部に検査用の針を立てるのに十分な面積を持
った電極を設けるといった構造をしていた。
い配線の一部に検査用の針を立てるのに十分な面積を持
った電極を設けるといった構造をしていた。
［発明が解決しようとする課Ｕ及び目的］しかしながら
前述の従来技術では、検査用の電極が配線と同じ層にあ
るためアルミのシンター上がりで測定するためにヒルロ
ックが発生し、ショートする可能性がある。またパッシ
ベーションをつける前に測定しなければならないため、
測定中に埃などが付着することにより不良が発生する恐
れがあると同時に、パッシベーションをつけた後に発生
する応力等による不良の解析が不可能である。更に前述
の従来技術では検査用の電極が配線と同じ層にあり、ま
た面積が配線に比べて大きいため配線とシリコン基板の
間の電気的容量が大きく実際の半導体装置の動作速度と
の差が出てしまうといった問題点を有する。
前述の従来技術では、検査用の電極が配線と同じ層にあ
るためアルミのシンター上がりで測定するためにヒルロ
ックが発生し、ショートする可能性がある。またパッシ
ベーションをつける前に測定しなければならないため、
測定中に埃などが付着することにより不良が発生する恐
れがあると同時に、パッシベーションをつけた後に発生
する応力等による不良の解析が不可能である。更に前述
の従来技術では検査用の電極が配線と同じ層にあり、ま
た面積が配線に比べて大きいため配線とシリコン基板の
間の電気的容量が大きく実際の半導体装置の動作速度と
の差が出てしまうといった問題点を有する。
そこで本発明は測定中に落ちた埃などによる不良やシン
ター後のアルミのヒルロックによるショートを防止する
だけでなくパッシベーションを原因とする応力等による
不良の検査が可能であるとともに実際の半導体装置との
回路の動作速度の差の少ない優れた半導体装置を提供す
ることを目的とする。
ター後のアルミのヒルロックによるショートを防止する
だけでなくパッシベーションを原因とする応力等による
不良の検査が可能であるとともに実際の半導体装置との
回路の動作速度の差の少ない優れた半導体装置を提供す
ることを目的とする。
［課江を解決するための手段］
本発明の半導体装置の配線構造は、層間絶縁膜と、前記
層間絶縁膜の上方に形成された配線と、前記配線の上方
に形成されたパッシベーション膜と、前記パッシベーシ
ョン膜の上方に形成された検査用電極と、前記検査用電
極と前記配線を接続するスルーホールを有することを特
徴とする。
層間絶縁膜の上方に形成された配線と、前記配線の上方
に形成されたパッシベーション膜と、前記パッシベーシ
ョン膜の上方に形成された検査用電極と、前記検査用電
極と前記配線を接続するスルーホールを有することを特
徴とする。
［実施例］
本発明の半導体装置の配線構造の一つの実施例の断面図
を第１図（ａ）に示す。１０１はシリコン基板、１０２
は層間絶縁膜、１０３は配線、１０４はパッシベーショ
ン膜、１０５は検査用電極、１０６は検査用電極と配線
を接続するスルーホール、 １０７はパッドである。
を第１図（ａ）に示す。１０１はシリコン基板、１０２
は層間絶縁膜、１０３は配線、１０４はパッシベーショ
ン膜、１０５は検査用電極、１０６は検査用電極と配線
を接続するスルーホール、 １０７はパッドである。
本発明の半導体装置の配線構造の一つの実施例の平面図
を第１図（ｂ）に示す。１０３は配線、１０５は検査用
の電極、１０６は配線と検査用電極を接続するためにパ
ッシベーション膜に開けられたスルーホール、１０７パ
ツドである。
を第１図（ｂ）に示す。１０３は配線、１０５は検査用
の電極、１０６は配線と検査用電極を接続するためにパ
ッシベーション膜に開けられたスルーホール、１０７パ
ツドである。
本発明の半導体装置の一つの実施例の平面図を第２図に
示す。２０１はトランジスタ部分、２０２は配線、２０
３は検査用電極である。第２図のように測定したい配線
のすぐ近くにトランジスタがある場合、配線上に検査用
電極を設けると検査用電極に検査用針を当てた際に下に
あるトランジスタに圧力がかかりトランジスタ特性が変
化することがある。したがってこのような場合、第２図
の様にスルーホールによって配線との接続を取ってから
トランジスタの無いところに検査用電極を設ける事によ
りこのような問題点をを解決する。
示す。２０１はトランジスタ部分、２０２は配線、２０
３は検査用電極である。第２図のように測定したい配線
のすぐ近くにトランジスタがある場合、配線上に検査用
電極を設けると検査用電極に検査用針を当てた際に下に
あるトランジスタに圧力がかかりトランジスタ特性が変
化することがある。したがってこのような場合、第２図
の様にスルーホールによって配線との接続を取ってから
トランジスタの無いところに検査用電極を設ける事によ
りこのような問題点をを解決する。
本発明の半導体装置の一つの実施例の平面図を第３図に
示す。３０１は配線、３０２は検査用電極である。第３
図のように何本か平行している配線の内の一つを測定し
たい場合、測定したい配線のすぐ上に検査用電極を設け
ると検査用針を当てた際に下にある配線に応力がかかり
、配線に悪影響を与えることがある。したがってこのよ
うな場合は第３図のようにスルーホールによって配線と
の接続を取ってから下に配線の無いところに検査用電極
を設けることによりこの様な問題点を解決する。
示す。３０１は配線、３０２は検査用電極である。第３
図のように何本か平行している配線の内の一つを測定し
たい場合、測定したい配線のすぐ上に検査用電極を設け
ると検査用針を当てた際に下にある配線に応力がかかり
、配線に悪影響を与えることがある。したがってこのよ
うな場合は第３図のようにスルーホールによって配線と
の接続を取ってから下に配線の無いところに検査用電極
を設けることによりこの様な問題点を解決する。
以下、詳細は工程を追いながら説明していく。
まず、ジャンクション等を形成したシリコン基板１０１
上に層間絶縁膜として酸化珪素膜１０２を膜厚約４００
０人形成し、その上方に配線１０３をアルミニウムで膜
厚約５０００人形成し、その後全面にパッシベーション
膜として窒化珪素膜をＣＶＤ法により膜厚約１μｍ形成
した後、前記配線上にスルーホールを開孔し、そのスル
ーホールの上方に検査用電極を膜厚的１μｍのアルミニ
ウムで形成する。
上に層間絶縁膜として酸化珪素膜１０２を膜厚約４００
０人形成し、その上方に配線１０３をアルミニウムで膜
厚約５０００人形成し、その後全面にパッシベーション
膜として窒化珪素膜をＣＶＤ法により膜厚約１μｍ形成
した後、前記配線上にスルーホールを開孔し、そのスル
ーホールの上方に検査用電極を膜厚的１μｍのアルミニ
ウムで形成する。
以上、本発明を実施例を基に説明したが本発明は上記実
施例に限定される物ではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。例えば
配線構造は実施例のアルミ−Ｎ配線に限られる物ではな
く二層以上の構成であってもよい。また、ここでは層間
絶縁膜には酸化珪素を、配線にはアルミニウムを、パッ
シベーション膜には窒化珪素を使用しているがその要旨
を逸脱しない範囲で種々変更可能であることは言うまで
もない。
施例に限定される物ではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。例えば
配線構造は実施例のアルミ−Ｎ配線に限られる物ではな
く二層以上の構成であってもよい。また、ここでは層間
絶縁膜には酸化珪素を、配線にはアルミニウムを、パッ
シベーション膜には窒化珪素を使用しているがその要旨
を逸脱しない範囲で種々変更可能であることは言うまで
もない。
［発明の効果］
以上、述べたように本発明の半導体装置の検査用電極の
構造によれば、パッシベーション膜をつけた後で測定す
るために測定中に落ちた埃などによる不良や、シンター
後のアルミのヒルロックによるショートを防止するだけ
でなく、パッシベーションを原因とする応力等による不
良の検査が可能であるとともに、配線とシリコン基板の
間の容量が従来方法に比べて少なくなるので実際の半導
との回路の動作速度の差が少なくなるという効果を有す
る。
構造によれば、パッシベーション膜をつけた後で測定す
るために測定中に落ちた埃などによる不良や、シンター
後のアルミのヒルロックによるショートを防止するだけ
でなく、パッシベーションを原因とする応力等による不
良の検査が可能であるとともに、配線とシリコン基板の
間の容量が従来方法に比べて少なくなるので実際の半導
との回路の動作速度の差が少なくなるという効果を有す
る。
第１図（ａ）は、本発明の半導体装置の一実施例を示す
断面図である。第１図（ｂ）は、本発明の半導体装置の
一実施例を示す平面図である。第２図は、本発明の半導
体装置の一実施例を示す平面図である。第３図は、本発
明の半導体装置の一実施例を示す平面図である。 １０１・・・シリコン基板 １０２・・・層間絶縁膜 ２０１・・・トランジスタ １０３．２０２．３０１・・・配線 １０４・・・バッジベージコン膜 １０５．２０３．３０２・・・検査用電極１０６・・・
スルーホール １０７・・・パッド 以上
断面図である。第１図（ｂ）は、本発明の半導体装置の
一実施例を示す平面図である。第２図は、本発明の半導
体装置の一実施例を示す平面図である。第３図は、本発
明の半導体装置の一実施例を示す平面図である。 １０１・・・シリコン基板 １０２・・・層間絶縁膜 ２０１・・・トランジスタ １０３．２０２．３０１・・・配線 １０４・・・バッジベージコン膜 １０５．２０３．３０２・・・検査用電極１０６・・・
スルーホール １０７・・・パッド 以上
Claims (1)
- 層間絶縁膜と、前記層間絶縁膜の上方に形成された配線
と、前記配線上に形成されたパッシベーション膜と、前
記パッシベーション膜上に形成された検査用電極と、前
記検査用電極と前記配線を接続するスルーホールを有す
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007357A JPH03211837A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007357A JPH03211837A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03211837A true JPH03211837A (ja) | 1991-09-17 |
Family
ID=11663710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007357A Pending JPH03211837A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03211837A (ja) |
-
1990
- 1990-01-17 JP JP2007357A patent/JPH03211837A/ja active Pending
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