JPH045583A - データログ回路 - Google Patents
データログ回路Info
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- JPH045583A JPH045583A JP2107053A JP10705390A JPH045583A JP H045583 A JPH045583 A JP H045583A JP 2107053 A JP2107053 A JP 2107053A JP 10705390 A JP10705390 A JP 10705390A JP H045583 A JPH045583 A JP H045583A
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- 230000015654 memory Effects 0.000 claims abstract description 60
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野コ
この発明は、デバイスの不良データを解析するために、
ＩＣテストシステムに用いるファンクションテスト良否
のフェイルデータをメモリへ格納するデータログ回路に
ついてのものである。
ＩＣテストシステムに用いるファンクションテスト良否
のフェイルデータをメモリへ格納するデータログ回路に
ついてのものである。
［従来の技術］
次に、ファンクショ〉・シフ１〜回路の構成図を第４図
により説明する。
により説明する。
第４図の２１はパターンアドレスカウンタ、２２はパタ
ーンメモリ、２３はモジュレーション回路、２１１は被
測定デバイス（以下、ＤＵＴという１．２５はドライバ
回路、２６Ａはハイコンパレータ、２６Ｂはローコンパ
レータ、２７は比較回路、２８はメモリアドレスカウン
タ、２９はタイミング発生器である。
ーンメモリ、２３はモジュレーション回路、２１１は被
測定デバイス（以下、ＤＵＴという１．２５はドライバ
回路、２６Ａはハイコンパレータ、２６Ｂはローコンパ
レータ、２７は比較回路、２８はメモリアドレスカウン
タ、２９はタイミング発生器である。
第４図で、ファンクションテストを実行すると、パター
ンアドレスカウンタ２１には指定されたパターンアドレ
スがセットされる。特に指定がない場合は０がセラ１−
される。
ンアドレスカウンタ２１には指定されたパターンアドレ
スがセットされる。特に指定がない場合は０がセラ１−
される。
パターンアドレスカウンタ２１の出力はパターンメモリ
２２のアドレスに入力され、パターンメモリ２２はその
アドレスのパターンデータを出力する。
２２のアドレスに入力され、パターンメモリ２２はその
アドレスのパターンデータを出力する。
パターンメモリ２２から出力されたパターンデータは、
モジュレーション回路２３でＤＵＴ２４のファンクショ
ンテストに必要なパターンに加工され、ドライバ回２８
２５によりＣＵＴ２４の入力に電気信号として印加され
る。
モジュレーション回路２３でＤＵＴ２４のファンクショ
ンテストに必要なパターンに加工され、ドライバ回２８
２５によりＣＵＴ２４の入力に電気信号として印加され
る。
ＣＵＴ２４から出力された信号は、ハイコンパレータ２
６Ａ・ローコンパレータ２６Ｂに入力され、期待パター
ンがハイレベルの場合は、ハイコンパレータ２６Ａで、
ローレベルの場合はローコンパレータ２６Ｂで比較され
た信号を比較回路２７の出力としてデータログ回路に出
力する。
６Ａ・ローコンパレータ２６Ｂに入力され、期待パター
ンがハイレベルの場合は、ハイコンパレータ２６Ａで、
ローレベルの場合はローコンパレータ２６Ｂで比較され
た信号を比較回路２７の出力としてデータログ回路に出
力する。
パターンアドレスカウンタ２１は、タイミング発生部２
９から出力される基本クロックＴ。のタイミングて次の
アドレスをセットする。
９から出力される基本クロックＴ。のタイミングて次の
アドレスをセットする。
メモリアドレスカウンタ２８は、パターンアドレスがデ
ータログ開始アドレスに達したときからスター１〜する
。
ータログ開始アドレスに達したときからスター１〜する
。
データログ開始アドレスはデス１−前にデータログの条
件として設定されるものである。
件として設定されるものである。
、メモリアドレスカウンタ２８も、はぼ基本クロックＴ
。のタイミングでカウントアツプする。
。のタイミングでカウントアツプする。
データ、ログ回路はパターンアドレス、メモリアドレス
、フェイルデータをデータログメモリへ書き込む回路で
ある。
、フェイルデータをデータログメモリへ書き込む回路で
ある。
データログメモリとは、ファンクションテストのときに
、Ｄ ＬＪ Ｔ ２４に与える入出力情報を時系列で格
納するメモリである。
、Ｄ ＬＪ Ｔ ２４に与える入出力情報を時系列で格
納するメモリである。
次に、従来技術によるデータログ回路のタイミング信号
−１・を第５図により説明する。
−１・を第５図により説明する。
第５０７゛は基本クロック、第５図イはパターンアドレ
スのデータ、第５図つはストロボ信号、第５図工は比較
器の出力データ、第５図才はフェイルデータ、第５図力
はメモリアドレス、第５図キはメモリライト信号である
。
スのデータ、第５図つはストロボ信号、第５図工は比較
器の出力データ、第５図才はフェイルデータ、第５図力
はメモリアドレス、第５図キはメモリライト信号である
。
第５図アのクロック信号Ｔ。はＤ し＋ ’ｒ ２４に
信号を印加するタイミングを示す信号であり、基本クロ
ックＴ。の１周期をル−Ｉ・という。
信号を印加するタイミングを示す信号であり、基本クロ
ックＴ。の１周期をル−Ｉ・という。
第５図イのパターンアドレスデータは、基本クロック］
゛ｏのタイミングで発生ずる。
゛ｏのタイミングで発生ずる。
第５図つのストロボ信号は、比較器の出力をテスト結果
として取り込むタイミング信号であり、基本クロックＴ
。を基準として、設定された時間で出力する信号である
。
として取り込むタイミング信号であり、基本クロックＴ
。を基準として、設定された時間で出力する信号である
。
第５図つのストロボ信号は、基本クロックＴ０の立−Ｆ
りからＴ、のようにル−ト内に設定される場合、Ｔ２の
ように次のレートに入るように設定される場合、ｎ番目
のレートに入るように設定される場合がある。
りからＴ、のようにル−ト内に設定される場合、Ｔ２の
ように次のレートに入るように設定される場合、ｎ番目
のレートに入るように設定される場合がある。
ストロボ信号の」−の数字はスｌ−ロポ番号を示し、数
字の同じものはストロボの設定時間が同じであることを
意味する。
字の同じものはストロボの設定時間が同じであることを
意味する。
第５図工の比較回路の出力データは、ＣＵ Ｔの出力と
期待値を比較した判定結果のデータである。
期待値を比較した判定結果のデータである。
第５図才は、比較回路の出カニを第５図つのストロボ′
イ言号てラッチしたフェイルデータである、第５図力は
、基本クロック′「。に同期したメモリアドレスである
。
イ言号てラッチしたフェイルデータである、第５図力は
、基本クロック′「。に同期したメモリアドレスである
。
第５図キは、ストロボ信号つの遅延したメモリライト信
号である。
号である。
いま、メモリライト１言号キて、パターンアドレスカウ
タＮｌ、Ｎ２、Ｎ３・・・・・・とフェイルデータＡ、
Ｂ、Ｃ・・・・・・をデータログメモリのアドレスＡ１
、Ａ２、Ａ３・・・・・・に書き込むと、メモリの書き
込み状態は第６図のようになる。
タＮｌ、Ｎ２、Ｎ３・・・・・・とフェイルデータＡ、
Ｂ、Ｃ・・・・・・をデータログメモリのアドレスＡ１
、Ａ２、Ａ３・・・・・・に書き込むと、メモリの書き
込み状態は第６図のようになる。
第６図のメモリアドレスＡ２にはパターンアドレスデー
タＮ２が書き込まれるべきであるが、実際にはパターン
アドレスデータＮ３が書き込まれている。
タＮ２が書き込まれるべきであるが、実際にはパターン
アドレスデータＮ３が書き込まれている。
これは、第５図に示すように、イのパターシア１−レス
データがＮ２の場合のストロボ信号つの設定が池と違う
ためである。
データがＮ２の場合のストロボ信号つの設定が池と違う
ためである。
第５図才のパターンアドレスデータＮ２のストロボはＮ
２のレートを越えてＮ３のレートにまたがって設定され
ており、第５図才のフェイルデータＢが出たときには、
第５図才のパターンアドレスデータＮ２がＮ３に変わっ
ているので、第６図のようにパターンアドレスが誤って
データログメモリに書込まれる。
２のレートを越えてＮ３のレートにまたがって設定され
ており、第５図才のフェイルデータＢが出たときには、
第５図才のパターンアドレスデータＮ２がＮ３に変わっ
ているので、第６図のようにパターンアドレスが誤って
データログメモリに書込まれる。
このため、従来は設定時間が違うス１〜ロボ信号に対し
て、パターンアドレスをいったんストロボの設定時間の
１７’ ２の時間タイミングでラッチしてから、再びそ
のストロボを選択してラッチするという方法で、パター
ンアドレスＮ２とフェイルデータＢの書込みを実現して
いた。
て、パターンアドレスをいったんストロボの設定時間の
１７’ ２の時間タイミングでラッチしてから、再びそ
のストロボを選択してラッチするという方法で、パター
ンアドレスＮ２とフェイルデータＢの書込みを実現して
いた。
次に、ストロボ時間の１／２の時間でデータをラッチす
る場合のデータログ回路の構成図を第７図により説明す
る。
る場合のデータログ回路の構成図を第７図により説明す
る。
第７図の３１はセしフタ、３２はＦＦ、３３はライトパ
ルス発生回路、３４はフェイルデータ用メモリ、３５は
メモリアドレス用データラッチ回路、３６はパターンア
ドレス用データラッチ回路、３７はパターンアドレス用
メモリである。
ルス発生回路、３４はフェイルデータ用メモリ、３５は
メモリアドレス用データラッチ回路、３６はパターンア
ドレス用データラッチ回路、３７はパターンアドレス用
メモリである。
メモリアドレス用データラッチ回路３５は、セレクタ３
５Ａ・セしフタ３５Ｃ−ＦＦ３５Ｂ・ＦＦ３５［）から
なる。
５Ａ・セしフタ３５Ｃ−ＦＦ３５Ｂ・ＦＦ３５［）から
なる。
パターンアドレス用データラッチ回路３６は、メモリア
ドレス用データラッチ回１１！８３５と同様に、セレク
タ３６ Ａ・セレクタ３６Ｃ・ＦＦ３６Ｂ・ＦＦ３６Ｄ
からなる。
ドレス用データラッチ回１１！８３５と同様に、セレク
タ３６ Ａ・セレクタ３６Ｃ・ＦＦ３６Ｂ・ＦＦ３６Ｄ
からなる。
次に、第７図の動作を第８図のタイミングチャー１へに
より説明する。
より説明する。
第８図才のパターンアドレスは、第７図のパターンアド
レス用ラッチ回路３６のセレクタ３６Ａにより選択され
たストロボ信号により、ストロボ信号■の設定時間Ｔ、
の１／２のタイミングで、ＦＦ３６Ｂにラッチした信号
であり、第８図力のパターンアドレス２は、パターンア
ドレスを第７図のパターンアドレス用ラッチ回路３６の
セレクタ３６ Ｃにより選択されたス１−ロボ信号によ
り、ストロボ信号■でＦＦ３６Ｄにラッチした信号であ
る。
レス用ラッチ回路３６のセレクタ３６Ａにより選択され
たストロボ信号により、ストロボ信号■の設定時間Ｔ、
の１／２のタイミングで、ＦＦ３６Ｂにラッチした信号
であり、第８図力のパターンアドレス２は、パターンア
ドレスを第７図のパターンアドレス用ラッチ回路３６の
セレクタ３６ Ｃにより選択されたス１−ロボ信号によ
り、ストロボ信号■でＦＦ３６Ｄにラッチした信号であ
る。
第８図キのフェイルデータは、第７図のセレクタ３１に
より選択されたストロボ信号■て第８図工の比較器の出
力をＦＦ３２にラッチした信号である。メモリアドレス
に対しても、パターンアドレスと同様にス１−ロボ信号
■のタイミングで出力する。
より選択されたストロボ信号■て第８図工の比較器の出
力をＦＦ３２にラッチした信号である。メモリアドレス
に対しても、パターンアドレスと同様にス１−ロボ信号
■のタイミングで出力する。
このように第８図つのストロボ信号■のタイミングで出
力される第８図力のパターンアドレス２、第８図キのフ
ェイルデータを第８図つのストロボ信号から、第７図の
ライトパルス発生回路３３に発生させた第８図ケのメモ
リライト信号により、フェイルデータ用メモリ３４及び
パターンアドレス用メモリ３７に書き込んでいる。
力される第８図力のパターンアドレス２、第８図キのフ
ェイルデータを第８図つのストロボ信号から、第７図の
ライトパルス発生回路３３に発生させた第８図ケのメモ
リライト信号により、フェイルデータ用メモリ３４及び
パターンアドレス用メモリ３７に書き込んでいる。
このとき、フェイルデータが書込まれるパターンアドレ
スは、セレクタ３１・３５Ｃ・３６Ｃにより選択されて
いるストロボ信号が第８図つの■なので、第８図才のＮ
１．Ｎ４、Ｎ５、Ｎ６に対しててあり、Ｎ２、Ｎ３に対
してのフェイルデータは書き込まれない。
スは、セレクタ３１・３５Ｃ・３６Ｃにより選択されて
いるストロボ信号が第８図つの■なので、第８図才のＮ
１．Ｎ４、Ｎ５、Ｎ６に対しててあり、Ｎ２、Ｎ３に対
してのフェイルデータは書き込まれない。
このため、パターンアドレスＮ２に対してのフェイルデ
ータを得るためには、ストロボ（Ｍ号■に対して、スト
ロボ信号■の設定時間Ｔ２の１７７２のタイミングで、
フェイルデータを書き込むようにス１〜ロボ信号■を選
択して、ストロボ信号■によるテストを再度実行する。
ータを得るためには、ストロボ（Ｍ号■に対して、スト
ロボ信号■の設定時間Ｔ２の１７７２のタイミングで、
フェイルデータを書き込むようにス１〜ロボ信号■を選
択して、ストロボ信号■によるテストを再度実行する。
このときのストロボ（言号■を選択したときのパターン
アドレスデータのタイミングが、第８図すのパターンア
ドレス、第８図力のフェイルデータ、第８図工のメモリ
アドレス、第８図セのメモリライトである３ この最初のラッチタイミングのストロボ１／２の値はス
トロボの設定時間がｎ番目のレートにまたがる設定を可
能とする場合には、設定時間を１／！１のタイミングで
フェイルデータを書き込む。
アドレスデータのタイミングが、第８図すのパターンア
ドレス、第８図力のフェイルデータ、第８図工のメモリ
アドレス、第８図セのメモリライトである３ この最初のラッチタイミングのストロボ１／２の値はス
トロボの設定時間がｎ番目のレートにまたがる設定を可
能とする場合には、設定時間を１／！１のタイミングで
フェイルデータを書き込む。
［発明が解決しようとする課題］
従来の方法ては、データログを実行するときに必ずスト
ロボ信号を選択する必要があり、すべてのパターンに対
するデータログを実行するには、設定時間の違うストロ
ボ信号ごとにストロボ信号の選択とテストの実行を繰り
返す必要があるため、回路構成が大きくなるとともに、
テスト実行時間が長くかかるという問題がある。
ロボ信号を選択する必要があり、すべてのパターンに対
するデータログを実行するには、設定時間の違うストロ
ボ信号ごとにストロボ信号の選択とテストの実行を繰り
返す必要があるため、回路構成が大きくなるとともに、
テスト実行時間が長くかかるという問題がある。
この発明は、ストロボ信号の選択を必要とせず、１度の
テストですべでのパターンに対してデータログを実行す
ることができるデータログ回路の提供を目的とする。
テストですべでのパターンに対してデータログを実行す
ることができるデータログ回路の提供を目的とする。
［課題を解決するための手段］
この目的を達成するため、この発明では、比較回路の出
力とストロボ信号を入力とし、比較回路の出力を基本ク
ロックＴ。のタイミングでｎジ−１〜シフトする第１の
シフ１〜回路１と、基本クロックＴ。のタイミングをｎ
レートまたはｎ−ル−トシフトする第２のシフト回路２
と、シフト回路２の出力を入力とし、ライトパルスを発
生するライトパルス発生回路３と、メモリアドレスを入
力とし、基本クロックＴ。のタイミングで１ル−トシフ
トする第３のシフト回路４と、パターンアドレスを基本
クロックＴ。のタイミングでｎジ−１〜シフトする第４
のシフト回路５と、第１のシフト回路１の出力をデータ
入力とし、第３の９７１〜回路４の出力をアドレス入力
とし、ライ１〜パルス発生回路３の出力によりｎレート
シフトされた判定結果データを記憶する第１のメモリ６
と、第４のシフト回路５の出力をデータ入力とし、第３
のシフ１〜回路４の出力をアドレス入力とし、ライトパ
ルス発生回路３の出力によりｎレートシフトたパターン
アドレスを記憶する第２のメモリ７とを備える。
力とストロボ信号を入力とし、比較回路の出力を基本ク
ロックＴ。のタイミングでｎジ−１〜シフトする第１の
シフ１〜回路１と、基本クロックＴ。のタイミングをｎ
レートまたはｎ−ル−トシフトする第２のシフト回路２
と、シフト回路２の出力を入力とし、ライトパルスを発
生するライトパルス発生回路３と、メモリアドレスを入
力とし、基本クロックＴ。のタイミングで１ル−トシフ
トする第３のシフト回路４と、パターンアドレスを基本
クロックＴ。のタイミングでｎジ−１〜シフトする第４
のシフト回路５と、第１のシフト回路１の出力をデータ
入力とし、第３の９７１〜回路４の出力をアドレス入力
とし、ライ１〜パルス発生回路３の出力によりｎレート
シフトされた判定結果データを記憶する第１のメモリ６
と、第４のシフト回路５の出力をデータ入力とし、第３
のシフ１〜回路４の出力をアドレス入力とし、ライトパ
ルス発生回路３の出力によりｎレートシフトたパターン
アドレスを記憶する第２のメモリ７とを備える。
次に、この発明によるデータログ回路の構成図を第１図
により説明する。
により説明する。
第１図の１と２はシフ１−回路、３はライトパルス発生
回路、４と５はシフト回路、６と７はメモリである。
回路、４と５はシフト回路、６と７はメモリである。
シフト回路１は第４図の比較回路２７の出力とストロボ
信号を入力とし、比較回路２７の出力を基本クロックＴ
。のタイミングでｎレートシフトし、シフト回路２は基
本クロックＴ．のタイミングをｎまたはｎ−ルー１ヘシ
フトする。
信号を入力とし、比較回路２７の出力を基本クロックＴ
。のタイミングでｎレートシフトし、シフト回路２は基
本クロックＴ．のタイミングをｎまたはｎ−ルー１ヘシ
フトする。
ライトパルス発生回路３は、シフト回路２の出力を入力
とし、ライトパルスを発生する。
とし、ライトパルスを発生する。
シフト回路４はメモリアドレスをＴ。のタイミンつてｎ
レートシフトシ、シフト回路５はパターンアドレスをＴ
。のタイミングでｎレートシフトする。
レートシフトシ、シフト回路５はパターンアドレスをＴ
。のタイミングでｎレートシフトする。
メモリ６は、ｎレートシフト回路１の出力をデータ入力
とし、シフ１〜回路４の出力をアドレス入力とし、ライ
トパルス発生回路３の出力によりｎレートシフトされた
判定結果データを記憶する。
とし、シフ１〜回路４の出力をアドレス入力とし、ライ
トパルス発生回路３の出力によりｎレートシフトされた
判定結果データを記憶する。
メモリ７は、シフ１へ回路５の出力をデータ入力とし、
シフト回路４の出力をアドレス入力とし、ライトパルス
発生回路３の出力によりｎレートシフトされたパターン
アドレスを記憶する。
シフト回路４の出力をアドレス入力とし、ライトパルス
発生回路３の出力によりｎレートシフトされたパターン
アドレスを記憶する。
次に、第１図の、２番目のレートにまたがる設定を可能
にする場合の実施例回路を第２図により説明する。
にする場合の実施例回路を第２図により説明する。
第２図の回路４１、回路４３は入力信号を３出力に順次
に出力する回路である。
に出力する回路である。
回路４１はストロボ信号９が入力されると、最初の信号
は４１Ａに出力され、次のストロボ信号で４１Ｂに出力
、次のストロボ信号で４１Ｃに出力というようにストロ
ボ信号が入力されるごとに４１Ａ・４１Ｂ・４１Ｃ・４
１Ａ・４１Ｂ・４１Ｃというように繰り返し出力する回
路である。
は４１Ａに出力され、次のストロボ信号で４１Ｂに出力
、次のストロボ信号で４１Ｃに出力というようにストロ
ボ信号が入力されるごとに４１Ａ・４１Ｂ・４１Ｃ・４
１Ａ・４１Ｂ・４１Ｃというように繰り返し出力する回
路である。
回Ｆ＃Ｉ４３も回路４１と同じ回路である。
次に、２レ一１〜シフト回路１の動作を第２図により説
明する。
明する。
入力端子８に入力された比較器の出力はストロボ信号９
により、ＦＦ４２Ａ〜ＦＦ４２Ｃにいったんラッチされ
る。
により、ＦＦ４２Ａ〜ＦＦ４２Ｃにいったんラッチされ
る。
このとき、ラッチされた信号の出力はストロボ信号の設
定時間が複数レートにまたがる場合もあり、パターンア
ドレスのタイミングとは一致しない。
定時間が複数レートにまたがる場合もあり、パターンア
ドレスのタイミングとは一致しない。
このため、基本クロックＴ。の信号を２レ一トシフト回
路２でシフトシて回路４３に入力し、Ｆ Ｆ ４４ Ａ
〜ＦＦ’４４Ｃに順次ラッチし直すことにより、基本ク
ロックＴ。のタイミングで判定結果がメモリ６に出力さ
れる６ シフト回路４・５は、２レ一トシフト回路ｌと同じ回路
で構成されている。
路２でシフトシて回路４３に入力し、Ｆ Ｆ ４４ Ａ
〜ＦＦ’４４Ｃに順次ラッチし直すことにより、基本ク
ロックＴ。のタイミングで判定結果がメモリ６に出力さ
れる６ シフト回路４・５は、２レ一トシフト回路ｌと同じ回路
で構成されている。
シフト回路４・５がパターンアドレス及びメモリアドレ
スを基本クロックＴ。のタイミングで後ろに２レートシ
フトして出力することにより、ストロボ信号の設定に無
関係にパターンアドレス、判定結果データ、メモリアド
レスのすべての信号が２サイクルシフトされた基本クロ
ックＴ。のタイミングで出力させるので、すべてのパタ
ーンアドレスに対する判定結果を、ストロボ選択の必要
がなく、１度のテス１〜でメモリに格納することができ
る。
スを基本クロックＴ。のタイミングで後ろに２レートシ
フトして出力することにより、ストロボ信号の設定に無
関係にパターンアドレス、判定結果データ、メモリアド
レスのすべての信号が２サイクルシフトされた基本クロ
ックＴ。のタイミングで出力させるので、すべてのパタ
ーンアドレスに対する判定結果を、ストロボ選択の必要
がなく、１度のテス１〜でメモリに格納することができ
る。
［実施例］
次に、第２図のタイミングチャートを第３図により説明
する。
する。
第３図イのパターンアドレスＮ１、Ｎ２、Ｎ３・・・に
対応する比較器の出力が各々Ａ−Ｂ、Ｃ２・−・に対応
する。
対応する比較器の出力が各々Ａ−Ｂ、Ｃ２・−・に対応
する。
第３図オル・キは、それぞれＦ Ｆ −１２Ａ〜ＦＦ４
２Ｃの出力であり、端子８に人力される比較回路の判定
結果のデータは、第３図つのストロボ信号が第２図の回
路４１に入力され、その出力４１Ａ・４１Ｂ・４１Ｃの
タイミングで順次ラッチされる。
２Ｃの出力であり、端子８に人力される比較回路の判定
結果のデータは、第３図つのストロボ信号が第２図の回
路４１に入力され、その出力４１Ａ・４１Ｂ・４１Ｃの
タイミングで順次ラッチされる。
第３図りは、２レ一トシフト回路２により基本クロック
′「。が２レートシフトした波形である。
′「。が２レートシフトした波形である。
第３図ケルすは、第２図の２レ一トシフト回路２により
シフトした基本クロックＴ。が回路４３に入力したとき
の出力であり、４３Ａ・４３Ｂ・４３Ｃのタイミングで
順次出力される、第３図シ〜セは、第３図ケルすのタイ
ミングで順次ＦＦ４４Ａ〜Ｆ Ｆ ４４ Ｃにラッチさ
れている比較回路の出力データである。
シフトした基本クロックＴ。が回路４３に入力したとき
の出力であり、４３Ａ・４３Ｂ・４３Ｃのタイミングで
順次出力される、第３図シ〜セは、第３図ケルすのタイ
ミングで順次ＦＦ４４Ａ〜Ｆ Ｆ ４４ Ｃにラッチさ
れている比較回路の出力データである。
４５Ａ・４５Ｂ・４５Ｃは２人力のＡＮＤ回路であり、
４６はその各出力を入力とするＯＲ回路であり、比較器
の出力を３レートまで保持するために３つのルートに分
岐していたものをＡＮＤ回路４５Ａ・４５Ｂ・４５Ｃと
ＯＲ回路４６により合成し、１つの信号としてメモリの
データ入力に接続する。
４６はその各出力を入力とするＯＲ回路であり、比較器
の出力を３レートまで保持するために３つのルートに分
岐していたものをＡＮＤ回路４５Ａ・４５Ｂ・４５Ｃと
ＯＲ回路４６により合成し、１つの信号としてメモリの
データ入力に接続する。
第３図ソは、ＯＲ回路４６により合成されたデータであ
る。
る。
パルス発生回路３は、メモリのデータ入力とメモリのア
ドレスに入力するデータがそろった時点でライトパルス
を発生する。
ドレスに入力するデータがそろった時点でライトパルス
を発生する。
同様にパターンアドレスについても第２図に示したよう
に同じ回路で２レートシフトしておけば判定結果と同じ
タイミングでメモリ６へ書き込む二のため、ストロボの
設定によらず一定のタイミングですべてのパターンのア
ドレスと判定結果をメモリ６へ書き込むことができる。
に同じ回路で２レートシフトしておけば判定結果と同じ
タイミングでメモリ６へ書き込む二のため、ストロボの
設定によらず一定のタイミングですべてのパターンのア
ドレスと判定結果をメモリ６へ書き込むことができる。
［発明の効果］
この発明によるデータログ回路はｎレートにわたってス
トロボを設定されても、ス）・ロボ信号を選択すること
なく、−度にすべてのパターンアドレスとフェイルデー
タをデータログメモリに格納することができるので、ス
Ｉ・ロボ信号を選択するだめの回路構成を必要とせず、
テスト時間を短縮することができる。
トロボを設定されても、ス）・ロボ信号を選択すること
なく、−度にすべてのパターンアドレスとフェイルデー
タをデータログメモリに格納することができるので、ス
Ｉ・ロボ信号を選択するだめの回路構成を必要とせず、
テスト時間を短縮することができる。
第１図はこの発明によるデータログ回路の構成図、第２
１７Ｉはこの発明によるデータログ回路の実施例の構成
図、第３図は第２図のタイミングチャート、第４図はフ
ァンクションテスト回路の構成図、第５図は従来技術に
よるデータログ回路のタイミングチャート、第６図はパ
ターンアドレスデータとフェイルデータをデータログメ
モリに害き込んだ状態図、第７図は従来技術によるデー
タログ回路の構成図、第８図はスｌ〜ロボの設定時間の
１ 、”２でラッチする場合のタイミングチャートであ
る。 １・・・・・・シフト回路、２・・・・・・シフト回路
、３・・・・・・ライトパルス発生回路、４・・・・・
・シフト回路、５・・・・・・シフト回路、６・・・・
・・メモリ、７・・・・・・メモリ。 代理人 弁理士 小 俣 欽 司 第 １図 ＦＦ４２Ａ出力 ＦＦ４２Ｂ出力 ＦＦ４２Ｃ出力 回路２の出力 回路４３Ａ出力 回路４３Ｂ出力 回路４３Ｃ出力 ＦＦ４４Ａ出力 ＦＦ４４Ｂ出力 ＦＦ４４Ｃ出力 ＯＲ回路４６出力 シフト回路４出力 シフト回路５出力 ＾ ＤＧ ｅ ε ＸＥｍズニ一二 ［＝コ Ｄ＝ ℃二二［二りこＩ 【二二［＝二 戸＝ＯＤσ］ゴ］Ｉゴ 戸Ｄ＝ｇコＧα 戸Ｄ３■＝ＩコＧα 第 図 カ メモリアドレス ＡＩ Ａ２ Ａ３ Ａ４ Ａ５
Ａ６キ メモリライト信号 第 図 第 図
１７Ｉはこの発明によるデータログ回路の実施例の構成
図、第３図は第２図のタイミングチャート、第４図はフ
ァンクションテスト回路の構成図、第５図は従来技術に
よるデータログ回路のタイミングチャート、第６図はパ
ターンアドレスデータとフェイルデータをデータログメ
モリに害き込んだ状態図、第７図は従来技術によるデー
タログ回路の構成図、第８図はスｌ〜ロボの設定時間の
１ 、”２でラッチする場合のタイミングチャートであ
る。 １・・・・・・シフト回路、２・・・・・・シフト回路
、３・・・・・・ライトパルス発生回路、４・・・・・
・シフト回路、５・・・・・・シフト回路、６・・・・
・・メモリ、７・・・・・・メモリ。 代理人 弁理士 小 俣 欽 司 第 １図 ＦＦ４２Ａ出力 ＦＦ４２Ｂ出力 ＦＦ４２Ｃ出力 回路２の出力 回路４３Ａ出力 回路４３Ｂ出力 回路４３Ｃ出力 ＦＦ４４Ａ出力 ＦＦ４４Ｂ出力 ＦＦ４４Ｃ出力 ＯＲ回路４６出力 シフト回路４出力 シフト回路５出力 ＾ ＤＧ ｅ ε ＸＥｍズニ一二 ［＝コ Ｄ＝ ℃二二［二りこＩ 【二二［＝二 戸＝ＯＤσ］ゴ］Ｉゴ 戸Ｄ＝ｇコＧα 戸Ｄ３■＝ＩコＧα 第 図 カ メモリアドレス ＡＩ Ａ２ Ａ３ Ａ４ Ａ５
Ａ６キ メモリライト信号 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、比較回路の出力とストロボ信号を入力とし、比較回
路の出力を基本クロックＴ＿０のタイミングでｎレート
シフトする第１のシフト回路（１）と、 基本クロックＴ＿０のタイミングをｎレートまたはｎ−
１レートシフトする第２のシフト回路（２）と、 シフト回路（２）の出力を入力とし、ライトパルスを発
生するライトパルス発生回路（３）と、 メモリアドレスを入力とし、基本クロック Ｔ＿０のタイミングでｎレートシフトする第３のシフト
回路（４）と、 パターンアドレスを基本クロックＴ＿０のタイミングで
ｎレートシフトする第４のシフト回路（５）と、 第１のシフト回路（１）の出力をデータ入力とし、第３
のシフト回路（４）の出力をアドレス入力とし、ライト
パルス発生回路（３）の出力によりｎレート・シフトさ
れた判定結果データを記憶する第１のメモリ（６）と、 第４のシフト回路（５）の出力をデータ入力とし、第３
のシフト回路（４）の出力をアドレス入力とし、ライト
パルス発生回路（３）の出力によりｎレートシフトされ
たパターンアドレスを記憶する第２のメモリ（７）とを
備えることを特徴とするデータログ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107053A JPH045583A (ja) | 1990-04-23 | 1990-04-23 | データログ回路 |
| US07/684,411 US5305331A (en) | 1990-04-23 | 1991-04-12 | Data logging apparatus with memory and pattern testing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107053A JPH045583A (ja) | 1990-04-23 | 1990-04-23 | データログ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH045583A true JPH045583A (ja) | 1992-01-09 |
Family
ID=14449314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2107053A Pending JPH045583A (ja) | 1990-04-23 | 1990-04-23 | データログ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5305331A (ja) |
| JP (1) | JPH045583A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2842004B2 (ja) * | 1992-02-03 | 1998-12-24 | 日本電気株式会社 | 回路のテスト方式 |
| JPH0828913B2 (ja) * | 1993-01-13 | 1996-03-21 | 日本電気株式会社 | 時間多重スイッチ |
| US5805793A (en) * | 1996-10-18 | 1998-09-08 | Mcdonnell Douglas Corporation | Stand-alone test device for testing command-response remote terminals |
| JP2002131401A (ja) * | 2000-10-27 | 2002-05-09 | Ando Electric Co Ltd | データログ取得回路、及びデータログ取得方法 |
| JP4846128B2 (ja) * | 2001-07-12 | 2011-12-28 | ルネサスエレクトロニクス株式会社 | 半導体装置およびそのテスト方法 |
| US7869906B2 (en) * | 2007-01-08 | 2011-01-11 | Ford Global Technologies | Wireless gateway apparatus and method of bridging data between vehicle based and external data networks |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3685078D1 (de) * | 1985-09-09 | 1992-06-04 | Hitachi Ltd | Speicherpruefgeraet. |
| JPH02118474A (ja) * | 1988-10-28 | 1990-05-02 | Fujitsu Ltd | 伝播遅延時間の試験装置 |
| JP2724492B2 (ja) * | 1989-02-08 | 1998-03-09 | 株式会社エスジー | データロガー |
-
1990
- 1990-04-23 JP JP2107053A patent/JPH045583A/ja active Pending
-
1991
- 1991-04-12 US US07/684,411 patent/US5305331A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5305331A (en) | 1994-04-19 |
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