JPH045584A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はパターン発生器からのパターンをタイミング
クロックで波形整形して被試験ＩＣ素子へ供給し、その
被試験ＩＣ素子の出力を期待値とタイミングクロックの
タイミングで比較して被試験ＩＣ素子を試験するＩＣ試
験装置に関し、特にそのタイミングクロック発生部に係
わる。

「従来の技術」 第５図に従来のＩＣ試験装置を示す。基準クロック発生
器１１から試験サイクルごとの基準クロックがパターン
発生器１２及びタイミング発生器１３へ供給される。パ
ターン発生器１２から試験サイクルごとに、被試験ＩＣ
素子に印加するパターンと、被試験ＩＣ素子からの出力
に対する期待値とが発生され、タイミング発生器１３か
ら基準クロックに対し設定した遅延量遅延した各種（全
体でＰ種類）のタイミングクロックを発生する。

ＩＣ試験装置のテストビン１４１〜１４１のそれぞれに
ついてクロック選択回路１５．〜１５．．が設けられ、
これら各クロック選択回路１５＋　〜１５．ｌにおいて
それぞれタイミング発生器１３がらのＰ種類のタイミン
グクロックから、各テストビンごとにそれぞれｑ個（ｑ
＜ｐ）のタイミングクロックが選択される。これら選択
されたタイミングクロックの一部はそれぞれ波形整形回
路１６．〜１６．。

へ供給され、これら波形整形回路ｔ６．〜１６７にはパ
ターン発生器１２がらパターンが供給され、各波形整形
回路１６１〜１６．はそれぞれ入力されたパターンとタ
イミングクロックとがらそのタイミングで被試験ＩＣ素
子に印加する波形を作り、波形整形回路１６．〜１６、
の各出力波形はそれぞれドライバ１７．〜１７．を通じ
、更にテストピン１４．〜１４．を通じて被試験ＩＣ素
子１８の対応するビンへ印加される。被試験ＩＣ素子１
８の出力は対応するテストピン１４１−１４．を通じて
コンパレータ１９１〜１９．へ供給されて、それぞれ高
レベルより上が下が、低レベルより上か下かが、各クロ
ック選択回路１５＋〜１５．の対応するものの選択され
た１つのタイミングクロックで比較され、これらコンパ
レータ１９、〜１９゜の各出力はそれぞれ、論理比較回
路２１．〜２１゜でパターン発生器Ｉ２からの期待値と
比較される。

これら論理比較回路２１．〜２１、の各比較結果の出力
は共通のオア回路２２へ供給される。論理比較回路２１
、〜２１７はそれぞれ比較結果が不一致の場合に“１”
を出力し、オア回路２０の出力が比較結果、フまり被試
験素子１８に対する良、不良の判定結果として出力され
る。

この従来のＩＣ試験装置においては、高価なタイミング
発生器１３を共通にもっているため、比較的安価に構成
できるが、タイミング発生器１３で発生するタイミング
クロックの種Ｗ４（数）が限られているため、各テスト
ピンごとのクロック選択回路１５．〜１５．では自由に
タイミングクロックを選択することができず、望ましい
タイミングクロックに近いものを選択しなければならな
いことが生じる。

一方、従来において、第６図に示すように、各テストピ
ン１４．〜１４、に対してそれぞれタイミング発生器１
３．〜１３．を設け、これらタイミング発注器１３．〜
１３．．に対し、それぞれ、そのテストピンに必要なタ
イミングクロックを発生させ、それらをそれぞれ波形整
形回路１６１〜１６、ｌ、コンパレータ１９１〜１９．
ｌへ供給するようにしたものもある。この場合はタイミ
ング発生器１３．〜１３．の各構成は比較的簡単にする
ことができ、かつ各テストビン対応に所望のタイミング
クロックを自由に発生させることができる。

「発明が解決しようとする課題」 被試験ＩＣ素子として例えば第７図に示すようにビン２
２の信号がゲート２３．２４へ供給され、ゲート２３．
２４にそれぞれビン２５．２６の各信号が供給されゲー
ト２３．２４の各出力がオア回路２７を通じてフリップ
フロップ２８のデータ端子りへ供給され、このデータ端
子りの入力を、ビン２９からの信号でフグツブフロップ
２Ｂに取込む回路があったとする。この場合ビン２９の
入力に対するビン２２の入力のフリップフロップ２８に
対するセットアツプ時間Ｔｓ、及びホールド時間Ｔｈを
測定する場合、精密な測定を行うためには、ビン２２の
入力がゲート２３を通じてフリ。

ブフロップ２８に達する経路と、ゲート２４を通じてフ
リップフロップ２８に達する経路とで測定値が異なる可
能性がある。従ってテストパターン中のビン２２の入力
がフリップフロップ２８に取込まれるサイクルにおいて
、一連のテストごとにビン２２０入カタイミングをわず
がずっずらしてＴｓ　、　”ｒｈの測定をすることはで
きない、一般にＩＣ素子に対するテストパターンはＩＣ
素子の内部のゲートの論理の誤動作や、断線といったＩ
Ｃ素子内部の不良を検出するために作られ、電子計算機
により作られる。このテストパターンの一部を変更する
ということは大変なことである。従って前記例ではビン
２２０入力がゲート２３を通る経路しか動作しないテス
トパターンを新らたに作り、そのテストパターン中のビ
ン２２の入力をフリップフロップ２８に取込むテストサ
イクルでビン２２の入力位相をわずかずらすことを、一
連のテストパターンの試験ごとに行ってゲート２３を通
る場合のＴｓ　、Ｔｈを求める。同様にピン２２の入力
がゲート２４を通る経路しか動作しないテストパターン
を新らたに作り、このテストパターンを用い、一連のテ
ストパターンの試験ごとにピン２２の入力位相をわずか
ずつずらして、ゲート２４を通る場合のＴｓ　、Ｔｈを
求める。

被試験ＩＣ素子１８の内部回路構成が第７図に示したよ
うに簡単な場合は比較的問題ないが、内部のゲート数や
ピン数が増えるに従って、いくつもの経路が存在し、多
数のテストパターンを作る必要が生じる。

「課題を解決するための手段」 この発明においてはタイミング発生器は各テストピンご
とに設けられ、波形整形タイミング用のタイミングクロ
ック又は期待値比較タイミング用のタイミングクロック
の少くとも一つは、タイミング発生器からの二つのタイ
ミングクロックがタイミング切替回路で切替えられて供
給される。テストパターンの特定のもののテストサイク
ルで切替信号発生器から切替信号が出力され、その切替
信号によりタイミング切替回路が切替え制御される。

「実施例Ｊ 第１図にこの発明の実施例を示し、第６図と対応する部
分に同一符号を付けである。この発明においてはタイミ
ング発生器１３．〜１３１の出力タイミングクロックは
それぞれタイミング切替回路３１．〜３１．．へ供給さ
れ、タイミング切替回路３１．〜３１．の各出力がそれ
ぞれ波形整形回路１６．〜１６゜、コンパレータ１９．
〜１９゜へ供給される。基準クロック発生器１１からの
基準クロックが切替信号発生器３２へも供給され、切替
信号発生器３２では設定されたテストサイクルで切替信
号を出力する。つまりパターン発生器１２で発生するパ
ターン中の特定のものが何番目のテストサイクルで発生
するかは予め知られているから、そのテストサイクルで
切替信号が出力されるように、切替信号発生器３２を構
成する。あるいはパターン発生器１２の出カバターンを
分岐して切替信号発生器３２へ供給し、切替信号発生器
３２は設定された特定のパターンが入力されると、これ
を検出して切替信号を出力するようにしてもよい、切替
信号発生器３２からの切替信号によりタイミング切替回
路３１．〜３１．が切替制御される。

次に第２図を参照して１つのテストピン１４ｉについて
具体例を説明す条、基準タック発生器１１から第３図Ａ
に示す基準クロックが発生され、タイミング発生器１３
ｉでは各基準クロックに対し、それぞれ設定された量だ
け遅延されたタイミングクロックＢ及びＣを第３図Ｂ、
Ｃに示すように発生する。これらタイミングクロックＢ
、Ｃはそれぞれタイミング切替回路３１ｉ内のゲート３
３゜３４へ供給されると共にこの例ではタイミングクロ
ックＣはタイミング切替回路３１ｉを通じてコンパレー
タ１９ｉへ供給されている。切替信号発生器３２からの
切替信号はタイミング切替回路３１ｉ内のゲート３５へ
供給される。ゲート３５にはレジスタ３６の出力も供給
される。レジスタ３６にはこのタイミング切替回路３１
ｔでタイミング切替を行う場合は制御装置から予め“１
”を格納しておき、タイミング切替をｊテわない場合は
“０”を格納しておく、ゲート３５の出力は直接ゲート
３４へ供給されると共にインバータ３７で反転されてゲ
ート３３へ供給される。ゲート３３゜３４の各出力はオ
ア回路３８へ供給され、オア回路３日の出力はタイミン
グ切替回路３１ｉの出力として波形整形回路１６４へ供
給される。波形整形回路１６ｉはＮＲＺ波形に整形する
場合を示し、オア回路３日の出力タイミングクロックが
ゲート３９．４１へ供給され、パターン発生器１２から
のパターンがゲート３９へ供給されると共にインバータ
４２を通じてゲート４１へ供給される。ゲート３９の出
力でフリップフロップ４３がセットされ、ゲート４１の
出力でフリップフロップ４３がリセットされる。フリッ
プフロップ４３の出力がドライバ１７ｉへ供給される。

パターン発生器１２からのパターンが例えば第３図りに
示す場合で、切替回路３２より切替信号が生じていない
状態では、切替信号発生器３２の出力は第３図已に示す
ように“０”で、パターンが“１″の時のクロック已に
よりフリ７プフロツプ４３がセットされ、パターンが“
０″の時のクロックＢによりフリップフロップ４３がリ
セットされ、フリップフロップ４３から第３図Ｆに示す
出力が得られる。第３図の例では第５テストサイクルが
特定パターンであって、切替信号発生器３２から第３図
已に示すように“ビの切替信号が出力され（レジスタ３
６には“ビが格納されているとする）、タイミング切替
回路３１ｉが切替制御されてタイミングクロックＢの代
りにタイミングクロックＣが波形整形回路１６ｉへ供給
されてフリップフロップ４３がセットされる。つまりこ
のテストピン１４ｉを通じて被試験ＩＣ素子へ印加され
るパターンはこのテストサイクルだけ位相がクロックＢ
からクロッＣに変更される。

従って第７図に示した例におけるピン２２からフリップ
フロップ２８に取込まれるセットアツプ時間Ｔｓ、ホー
ルド時間Ｔｈを測定する場合にこの第２図を適用する場
合は、このＩＣ素子に対して既に作られている内部不良
を検出するためのテストパターン中の、例えばゲート２
３をピン２２の入力が通過するサイクル、つまり特定パ
ターンで切替信号が出力するように切替信号発生器３２
を設定し、この一連のテストパターンの試験ごとにタイ
ミングクロックＣの位相を順次ずらしてＴｓ。

Ｔｈを測定し、次にゲート２４をピン２２の入力が通過
するサイクル（特定パターン）で切替信号が発生するよ
うに切替信号発生器３２を設定し、一連のテストパター
ンの試験ごとにタイミングクロックＣの位相を順次ずら
してＴｓ　、　Ｔｈを測定する。このようにしてＴｓ　
、Ｔｈを測定するためのテストパターンを特に作ること
なく、このＩＣ素子のための内部不良を検出するための
通常のテストパターンを用いてＴｓ、Ｔｈ測定を行うこ
とができる。

タイミング発生器１３．〜１３．は１つのテストピンに
ついて必要とするタイミングクロックの数、一般に３〜
７つ程度のタイミングクロックが発生されるが、第２図
に示したように他に利用しているタイミングクロックを
切替のタイミングクロックに利用する場合に限らず、タ
イミング発生器１３１〜１３．１のすべてにおいて、そ
の発生タイミングクロックのすべてを必ずしも使用して
いるとは限らず、タイミング発生器によっては発生可能
なタイミングクロックの数より少ない数のタイミングク
ロックしか使用しない場合があり、そのような場合その
余分となっているタイミングクロックを切替用に利用し
てもよい、更に場合によっては二つのタイミングクロッ
ク間の切替えのみならず、三つ以上のタイミングクロッ
ク間の切替えや、タイミングクロックの切替えを複数組
設けてもよい。

従来において一連のテストパターンの試験の途中でタイ
ミングクロックを変更するには、タイミング発生器内に
、タイミングメモリを設け、このタイミングメモリを基
準クロックごとに（テストサイクルごとに）順次読出し
、その読出したタイミング情報に応じたタイミングクロ
ックを発生するようにしており、１個のタイミング発生
器の構成が著しく複雑となる。しかしこの発明における
タイミング発生器１３１〜１３．はそれぞれテストサイ
クルごとにタイミングクロックを変化させるような複雑
な構成とすることなく、一連のテストパターンの試験の
前にタイミング設定し、そのテスト中はタイミングクロ
ックの変更をしない、簡単な構成のものでよく、しかも
一連のテスト中にタイミング切替回路３１１〜３１．の
制御によりタイミングクロックを変更することができる
。

この場合タイミング切替回路３１．〜３１．ｌが必要に
なるが、この構成は頗る簡単である。

第１図の実施例ではテストピン１４．−１４゜がすべで
入出力ピンの場合としたが、入力ピン、出力ピンの場合
もあり、従って出力ピンの場合はそのタイミング発生器
のタイミングクロック数に余裕があり、例えば、その第
１、第２タイミングクロツクでＲＺ波形を作って出力し
、特定パターンの時には第３、第４タイミングクロツク
でＲＺ波形を作って出力することなどもできる。第４図
はこの発明の他の実施例を示す、この例では共通のタイ
ミング発生器１３も設け、タイミング切替回路３１Ｉ〜
３１１１ではそれぞれ対応するタイミング発生器１３１
〜１３１のタイミングクロックの切替えを行うのみなら
ず、タイミング発生器１３からのタイミングクロックも
切替え出力することができるようにされる。このような
構成ではタイミング発生器１３１〜１３．において、そ
の発生するすべてのタイミングクロックを使用し、余り
がない状態のテストビンについて、タイミング発生器１
３からのタイミングクロックを切替用タイミングクロッ
クとして使用することができる。

「発明の効果」 以上述べたようにこの発明によれば、設定した特定のサ
イクル（パターン）でタイミングクロックを切替えるよ
うに構成しているため、例えば内部不良検出用の通常の
テストパターンを用いてＴｓ。

ＴｈなどのＡＣパラメータの測定を行うことができ、Ａ
Ｃパラメータ測定のための多数のテストパターンを作成
する必要はない、またタイミング発生器１３Ｉ〜１３．
とじては簡単なものを用いて、テスト中にタイミングク
ロックの切替えを行うことができ、頗る便利である。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
そのタイミング発生器、タイミング切替回路、波形整形
回路の具体例を示すブロック図、第３図は第２図の動作
例を示すタイムチャート、第４図はこの発明の他の実施
例を示すブロック図、第５図及び第６図はそれぞれ従来
のＩＣ試験装置を示すブロック図、第７図は被試験ＩＣ
素子の例を示す論理回路図である。 特許出願人　株式会社アトパンテスト

Claims (1)

【特許請求の範囲】
1. （１）パターン発生器からのパターンをタイミングクロ
   ックで波形整形して被試験ＩＣ素子へ供給し、その被試
   験ＩＣ素子の出力を期待値とタイミングクロックのタイ
   ミングで比較して上記被試験ＩＣ素子の試験を行うＩＣ
   試験装置において、上記タイミングクロックを発生する
   タイミング発生器が各テストピンごとに設けられ、 上記波形整形タイミング用又は上記期待値比較タイミン
   グ用のタイミングクロックの少くとも一つは、上記タイ
   ミング発生器からの二つのタイミングクロックがタイミ
   ング切替回路で切替えられて供給され、 上記パターンの特定のもののテストサイクルで上記タイ
   ミング切替回路を切替え制御する切替信号を発生する切
   替信号発生器が設けられていることを特徴とするＩＣ試
   験装置。