JPH01166137A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPH01166137A JPH01166137A JP62323918A JP32391887A JPH01166137A JP H01166137 A JPH01166137 A JP H01166137A JP 62323918 A JP62323918 A JP 62323918A JP 32391887 A JP32391887 A JP 32391887A JP H01166137 A JPH01166137 A JP H01166137A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- output
- memory circuits
- defective data
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＩＣメモリのようなＩＣ試験装置に係り、特
に不良データの書込みを短時間で行なうことに好適なＩ
Ｃ試験装置に関する。
に不良データの書込みを短時間で行なうことに好適なＩ
Ｃ試験装置に関する。
従来の装置は、特開昭５６−７３３６３号公報に記載の
ように、ＩＣメモリのような被試験ＩＣのテスト時不良
が発生した場合、被試験ＩＣに与えられたアドレス信号
９期待値パターン、不良データ等を順次記憶するシーケ
ンシャルメモリを使用するとなっていた。
ように、ＩＣメモリのような被試験ＩＣのテスト時不良
が発生した場合、被試験ＩＣに与えられたアドレス信号
９期待値パターン、不良データ等を順次記憶するシーケ
ンシャルメモリを使用するとなっていた。
上記従来技術は不良データ等を順次記憶するシーケンシ
ャルメモリの最高動作速度の点について配慮がされてお
らず、被試験ＩＣメモリの最高動作速度がシーケンシャ
ルメモリの最高動作速度を上回る性能がある場合、シー
ケンシャルメモリへの書込みが出来ないという理由で被
試験ＩＣメモリの最高動作速度での試験が出来ないとい
う問題があった。
ャルメモリの最高動作速度の点について配慮がされてお
らず、被試験ＩＣメモリの最高動作速度がシーケンシャ
ルメモリの最高動作速度を上回る性能がある場合、シー
ケンシャルメモリへの書込みが出来ないという理由で被
試験ＩＣメモリの最高動作速度での試験が出来ないとい
う問題があった。
本発明の目的は、被試験ＩＣメモリの不ｉデータ等を記
憶するフェイルメモリの最高動作速度以上での試験を行
う事を可能にすることである。
憶するフェイルメモリの最高動作速度以上での試験を行
う事を可能にすることである。
上記目的は、フェイルメモリをＮ個使用し、不良データ
等の書込みをＮ個のメモリへ順番にくりかえし行い、フ
ェイルメモリの読出しはＮ個同時に行うことにより、達
成される。
等の書込みをＮ個のメモリへ順番にくりかえし行い、フ
ェイルメモリの読出しはＮ個同時に行うことにより、達
成される。
Ｎ個のフェイルメモリへの不良データ等の書込みは基本
クロックにより試験周期と同期して動作する制御回路に
よって１からＮまで順番に繰り返され、またフェイルメ
モリへの不良データ記憶アドレスは、被試験ＩＣメモリ
へ供給されるアドレスを上記制御回路を使用し１からＮ
までの順番に繰り返えし供給される。
クロックにより試験周期と同期して動作する制御回路に
よって１からＮまで順番に繰り返され、またフェイルメ
モリへの不良データ記憶アドレスは、被試験ＩＣメモリ
へ供給されるアドレスを上記制御回路を使用し１からＮ
までの順番に繰り返えし供給される。
一方、フェイルメモリからの読出しはＮ個のフェイルメ
モリ出力を論理回路によってオアし、Ｎ個同時アクセス
する事によって行う。
モリ出力を論理回路によってオアし、Ｎ個同時アクセス
する事によって行う。
以下、本発明の一実施例を第１図及び第２図により説明
する。
する。
第１図に示すパターン発生器３及び期待値パターン発生
器２はタイミング発生器１より基準クロックで駆動され
、その基準クロックにより定まる基本周期ごとにそれぞ
れデータを発生する。基本周期を不良データ記憶用メモ
リ回路の数で分割し、即ちこの例では４分割し、その各
１／４部分においてパターン発生器２出力の被試験用ア
ドレスを順次１つずつレジスタ１０□〜１０４に取出す
。このためタイミング発生器１出力の基本周期に対して
周期が４倍で１周期ずつ順次位相がずれた信号を選択信
号発生回路４にて生成し、アドレス保持用レジスタ７□
〜７４．不良データ保持用レジスタ８□〜８４．ライト
イネーブル発生器１０に供給される。
器２はタイミング発生器１より基準クロックで駆動され
、その基準クロックにより定まる基本周期ごとにそれぞ
れデータを発生する。基本周期を不良データ記憶用メモ
リ回路の数で分割し、即ちこの例では４分割し、その各
１／４部分においてパターン発生器２出力の被試験用ア
ドレスを順次１つずつレジスタ１０□〜１０４に取出す
。このためタイミング発生器１出力の基本周期に対して
周期が４倍で１周期ずつ順次位相がずれた信号を選択信
号発生回路４にて生成し、アドレス保持用レジスタ７□
〜７４．不良データ保持用レジスタ８□〜８４．ライト
イネーブル発生器１０に供給される。
例えば第２図のＡに示すタイミング発生器１の基準クロ
ックに対し、基本周期が４分割した対応する制御信号を
第２図ＣＬＩ〜ＣＬ２に示すように第１図の制御信号発
生回路４より発生する。この制御信号はそれぞれレジス
タ７１〜７４のり゛ロック入力に供給され、このレジス
タのデータ入力にはパターン発生器３の出力がそれぞれ
接続されている６パタ一ン発生器３は第２図Ｂに示すよ
うに基本周期でそのデータが変化するパターンを発生す
るものであり、これは基本周期内に１回ずつレジスタ７
□〜７４及び被試験用ＩＣメモリへ順次供給される。従
ってレジスタ７１〜７．の出力は第２図８１〜Ｓ４に示
すように基本周期の４倍の周期で１周期ずつ順次位相が
ずれたデータＰ１〜Ｐ４が取出されている。これは不良
データ記憶用メモリ素子のアドレス入力へ供給される。
ックに対し、基本周期が４分割した対応する制御信号を
第２図ＣＬＩ〜ＣＬ２に示すように第１図の制御信号発
生回路４より発生する。この制御信号はそれぞれレジス
タ７１〜７４のり゛ロック入力に供給され、このレジス
タのデータ入力にはパターン発生器３の出力がそれぞれ
接続されている６パタ一ン発生器３は第２図Ｂに示すよ
うに基本周期でそのデータが変化するパターンを発生す
るものであり、これは基本周期内に１回ずつレジスタ７
□〜７４及び被試験用ＩＣメモリへ順次供給される。従
ってレジスタ７１〜７．の出力は第２図８１〜Ｓ４に示
すように基本周期の４倍の周期で１周期ずつ順次位相が
ずれたデータＰ１〜Ｐ４が取出されている。これは不良
データ記憶用メモリ素子のアドレス入力へ供給される。
一方パターン発生器３の出力によって生成された被試験
ＩＣメモリの出力は比較器６によって比較パターン発生
器２の出力と比較される。比較器６の出力はレジスタ８
□〜８４のデータ入力に接続されている。レジスタ８□
〜８４のクロック入力は上記レジスタ７１〜７４と同様
に制御信号発生回路４にて生成された第２図に示される
ＣＬＩ〜ＣＬ４がそれぞれ供給されており比較器出力Ｃ
は第１図に示すレジスタ８□〜８４によって第２図０１
〜Ｇ４に示すような、上記レジスタ７１〜７４の出力と
同様な出力かえられ不良データ記憶用メモリ回路９．１
〜９４へ順次供給される。一方不良データ記憶用メモリ
回路９□〜９４のライトイネーブル信号は制御信号発生
回路４からの信号を受けたライトイネーブル発生回路１
ｏによって第２図に示すＷ１〜Ｗ４の信号が生成され、
それぞれ対応するメモリ回路へ供給される。一方不良デ
ータ記憶用メモリ回路９□〜９４からのデータの読出し
は４個同時に行ない、メモリ回路出力がＯＲ回路１１で
合成されて不良データとして出力される。
ＩＣメモリの出力は比較器６によって比較パターン発生
器２の出力と比較される。比較器６の出力はレジスタ８
□〜８４のデータ入力に接続されている。レジスタ８□
〜８４のクロック入力は上記レジスタ７１〜７４と同様
に制御信号発生回路４にて生成された第２図に示される
ＣＬＩ〜ＣＬ４がそれぞれ供給されており比較器出力Ｃ
は第１図に示すレジスタ８□〜８４によって第２図０１
〜Ｇ４に示すような、上記レジスタ７１〜７４の出力と
同様な出力かえられ不良データ記憶用メモリ回路９．１
〜９４へ順次供給される。一方不良データ記憶用メモリ
回路９□〜９４のライトイネーブル信号は制御信号発生
回路４からの信号を受けたライトイネーブル発生回路１
ｏによって第２図に示すＷ１〜Ｗ４の信号が生成され、
それぞれ対応するメモリ回路へ供給される。一方不良デ
ータ記憶用メモリ回路９□〜９４からのデータの読出し
は４個同時に行ない、メモリ回路出力がＯＲ回路１１で
合成されて不良データとして出力される。
このように不良データ等を記憶するメモリ回路を複数個
、この例では４個設ける事によってメモリ回路の４倍の
速度で動作する被試験ＩＣメモリの最高周期での試験が
可能になる。したがって、不良データ等を記憶するメモ
リ回路の最高動作速度が多少遅くとも高速度でＩＣを試
験することが可能である。
、この例では４個設ける事によってメモリ回路の４倍の
速度で動作する被試験ＩＣメモリの最高周期での試験が
可能になる。したがって、不良データ等を記憶するメモ
リ回路の最高動作速度が多少遅くとも高速度でＩＣを試
験することが可能である。
上述においては４個のメモリ回路を設けた゛が更に多く
の回路を設ける事ができる。Ｎ個のメモリ回路を設けた
場合、被試験ＩＣメモリの最高周期が不良データ記憶用
回路のＮ倍の速度のものまで試験することが可能である
。またこの発明によれば試験サイクル数が非常に多い場
合でも試験速度を上げて試験時間を短縮する事ができ高
能率にＩＣを試験する事ができるので効率の向上の効果
がある。
の回路を設ける事ができる。Ｎ個のメモリ回路を設けた
場合、被試験ＩＣメモリの最高周期が不良データ記憶用
回路のＮ倍の速度のものまで試験することが可能である
。またこの発明によれば試験サイクル数が非常に多い場
合でも試験速度を上げて試験時間を短縮する事ができ高
能率にＩＣを試験する事ができるので効率の向上の効果
がある。
第１図は本発明の一実施例のブロック図、第２国
図はタイミング和ヤー半である。
１・・・タイミング発生器、２・・・比較パターン発生
器、３・・・パターン発生器、４・・・制御信号発生回
路。 ５・・・被試験ＩＣメモリ、６・・・比較器、７□〜７
４・・・アドレス信号保持用レジスタ、８□〜８４・・
・不良データ保持用レジスタ、９１〜９４・・・不良デ
ータ記憶用メモリ回路、１１・・・オア回路。 第 １ 口
器、３・・・パターン発生器、４・・・制御信号発生回
路。 ５・・・被試験ＩＣメモリ、６・・・比較器、７□〜７
４・・・アドレス信号保持用レジスタ、８□〜８４・・
・不良データ保持用レジスタ、９１〜９４・・・不良デ
ータ記憶用メモリ回路、１１・・・オア回路。 第 １ 口
Claims (1)
- １、Ｎ個のメモリ回路とこのメモリ回路のアドレス入力
に接続されたＮ個のアドレス保持回路と前記メモリ回路
の書込みデータ入力に接続されたＮ個のデータ保持回路
を具備し、前記アドレス保持回路とデータ保持回路は共
通の保持制御回路に接続され、さらに前記アドレス保持
回路はメモリテストパターン発生器のアドレス出力に接
続され、前記データ保持回路は試験回路の試験結果出力
に接続され、前記Ｎ個のメモリ回路のデータ出力をオア
する論理回路より成るメモリ装置に於いて、Ｎ個のメモ
リ回路への書込み時は、Ｎ個のメモリ回路を順次、くり
返えし書込みを行い、読み出し時には、Ｎ個のメモリ回
路を同時に読み出し、オア出力をとることを特徴とする
ＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323918A JPH01166137A (ja) | 1987-12-23 | 1987-12-23 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323918A JPH01166137A (ja) | 1987-12-23 | 1987-12-23 | Ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01166137A true JPH01166137A (ja) | 1989-06-30 |
Family
ID=18160075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62323918A Pending JPH01166137A (ja) | 1987-12-23 | 1987-12-23 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01166137A (ja) |
-
1987
- 1987-12-23 JP JP62323918A patent/JPH01166137A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970004074B1 (ko) | 메모리 장치 및 이를 포함한 집적 회로 | |
| US6829728B2 (en) | Full-speed BIST controller for testing embedded synchronous memories | |
| US5173906A (en) | Built-in self test for integrated circuits | |
| JPH0756760B2 (ja) | メモリ自己検査システム及び方法 | |
| JPH04302899A (ja) | 埋め込み型ｓｒａｍ用にモジュール化された自己テスト装置及び方法 | |
| JPH0323871B2 (ja) | ||
| JPH0480350B2 (ja) | ||
| US6513138B1 (en) | Pattern generator for semiconductor test system | |
| US4888715A (en) | Semiconductor test system | |
| JPH01166137A (ja) | Ｉｃ試験装置 | |
| JP2000090693A (ja) | メモリ試験装置 | |
| KR0170210B1 (ko) | 메모리 장치의 테스트 회로 | |
| JPH045583A (ja) | データログ回路 | |
| JPS61280100A (ja) | メモリ試験装置 | |
| US20070047622A1 (en) | Data generator having linear feedback shift registers for generating data pattern in forward and reverse orders | |
| JP2970088B2 (ja) | Ｌｓｉテスタ | |
| JPS632200A (ja) | メモリ試験方式 | |
| JPH0238879A (ja) | 論理回路 | |
| JPH07104386B2 (ja) | 論理回路試験装置 | |
| JPH0688859A (ja) | 半導体試験装置用波形発生装置 | |
| JPH056698A (ja) | ランダムアクセスメモリのテスト回路 | |
| JPS62277700A (ja) | ビデオｒａｍテスト方式 | |
| JPH07169299A (ja) | アドレスデータ発生装置 | |
| JPH01167683A (ja) | 波形発生装置 | |
| JPS63271178A (ja) | Ｌｓｉ試験装置 |