JPH0455962A

JPH0455962A - メモリカード

Info

Publication number: JPH0455962A
Application number: JP2167527A
Authority: JP
Inventors: Yasushi Suzuki; 恭鈴木
Original assignee: Fujitsu General Ltd
Current assignee: Fujitsu General Ltd
Priority date: 1990-06-26
Filing date: 1990-06-26
Publication date: 1992-02-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明はパーソナルコンピュータ等の外部記憶装置と
して用いられるメモリカードに係り、更に詳しくはデー
タの読み出しに際し、特定者のみ正しいデータを利用す
ることができるメモリカードに関するものである。

［従　来　例］近年、　ＬＳＩ技術の進歩により大容量の記憶素子が開
発され、磁気カードに代わるＩＣカードが提案されるよ
うになり、このＩＣカードにはＣＰＵを内蔵したものと
、メモリ素子だけを内蔵したメモリカードがある。

メモリカードは、小型であることから、保管が容易であ
るため１例えばパーソナルコンピュータ等の外部記憶装
置として用いられており、今後さらに普及するものと考
えられる。

［発明が解決しようとする課題］ところで、メモリカードは誰でも使用することができ、
そのメモリカードのデータを誰でも読み出すことができ
ることから、秘密性の点で問題になることもある。すな
わち、他人に知られては困るデータをメモリカードに書
き込むことができないという問題点があった。

この発明は上記課題点に鑑みなされたもので、その目的
は特定の使用者のみデータを読み出すことができるよう
にした読み出し保護機能付メモリカードを提供すること
にある。

［課題を解決するための手段］上記目的を達成するために、この発明は、ＣＰＵのアド
レバスおよびデータバス等と接続し、そのデータバスを
介してデータをメモリ素子に書き込み、かつ、そのメモ
リ素子のデータを読み出し出力可能なメモリカードにお
いて、上記ＣＰＵからのシリアルデータ（暗証番号）を
シフトして記憶するシフトレジスタと、このシフトレジ
スタにシフトしたデータの各ビットと上記データバスを
介したデータの各ビットとの排他的論理和をとり、かつ
、この論理和したデータを上記メモリ素子に書き込むた
めの第１の論理回路群と、上記メモリ素子に書き込まれ
ているデータの各ビットと上記シフトレジスタにシフト
されているデータ（暗証番号）の各ビットとの排他的論
理和をとり、かつ、この論理和したデータを上記データ
バスに出力するための第２の論理回路群とを備えたこと
を要旨とする。

［作　　用コ上記構成としたので、メモリカードにデータを書き込む
に際し、そのメモリカードを装填した機器、例えばパー
ソナルコンピュータ等にて暗証番号が入力されると、こ
の暗証番号のデータがそのメモリカードのシフトレジス
タにシフト記憶される。この後、データの書き込み操作
が行われると、このデータとそのシフトレジスタに記憶
されているデータのビット同士が排他的論理和され、こ
の排他的論理和されたデータがメモリ素子に書き込まれ
る。

一方、上記メモリカードのデータを読み出すに際し、そ
のメモリカードを装填した機器、例えばパーソナルコン
ピュータ等にて暗証番号が入力されると、この暗証番号
のデータがそのメモリカードのシフトレジスタにシフト
記憶される。この後、データの読み出し操作が行われる
と、メモリ素子からのデータとそのシフトレジスタに記
憶されているデータのビット同士が排他的論理和され、
この排他的論理和されたデータがパーソナルコンピュー
タのＣＰＵのデータバスに出力される。この場合、入力
した暗証番号がデータの書き込み時と同じであれば、読
み出されたデータは正しいものであるが、その暗証番号
が異なっていれば、読み出されたデータは間違ったもの
である。

このように、メモリカードのデータは、書き込んだ者の
みが利用することができ、他の人に利用されるというこ
ともない。

［実　施　例コ以下、この発明の実施例を第１図乃至第４図に基づいて
説明する。

第１図において、メモリカードには、パーソナルコンピ
ュータ等のＣＰＵのアドレスバスを介したアドレスによ
り、そのＣＰＵのデータバスを介したデータの書き込み
、かつ、データの読み出し可能なメモリ素子（例えばＲ
ＡＭ；スタテックＲＡＭ）１と、このメモリカードの使
用者固有の暗証番号（シリアルデータ）をシフトして記
憶するシフトレジスタ２と、上記データバスを介したデ
ータをメモリ素子１に書き込むに際し、そのデータの各
ビットと上記シフトレジスタ２の各出力（Ｑ、　、Ｑ、
　、・・・Ｑ工、）との排他的論理和をとり、かつ、こ
の論理和したデータをメモリ素子１に書き込み可能とす
る第１の論理回路群３と、メモリ素子１のデータを読み
出すに際し、そのデータの各ビットと上記シフトレジス
タ２の各出力（Ｑ、　、Ｑ、　、・・・、Ｑ□５）との
排他的論理和をとり、かつ、この論理和したデータを上
記アドレスバスに出力可能とする第２の論理回路群４と
が備えられている。

また、上記書き込み、あるいは読み出しデータが１６ビ
ツトである場合、第１の論理回路群３は、上記書き込み
データの各ビットとシフトレジスタ２の出力（Ｑ、、Ｑ
、、・・・、Ｑ工、）との排他的論理和をとる１６個の
２人力の排他的論理和回路（Ｅｘ−ＯＲ回路）３ａａ、
３ａ、＋　”’　ｔ　３　ａｌｓと、各排他的論理和回
路（Ｅｘ−ＯＲ回路）３ａｏｖ３ａｘｐ・・・、３ａ工
、の出力をメモリ素子１に出力するスリー・ステートバ
ッファ回路３ｂ０゜３ｂ１．・・・、３ｂ□、とから構
成されており、第２の論理回路群４は、同様に上記読み
出しデータの各ビットとシフトレジスタ２の出力（Ｑ、
、Ｑ工、・・・、Ｑ工、）との排他的論理和をとる１６
個の２人力の排他的論理和回路（Ｅｘ−ＯＲ回路）Ｊ　
ａｎ　４４　ａｘ　ｖ　”’　ｙ　４　ａｘｓと、各排
他的論理和回路（Ｅｘ−ＯＲ回路）４ａ、、４ａ□、−
，４ａ□。

の出力をＣＰＵのデータバスに出力するスリー・ステー
トバッファ回路４　ｂ、　、　４　ｂｌ、・・・、４ｂ
工、とから構成されている。この場合、上記スリー・ス
テートバッファ回路３　ｂ、　、　３　ｂ□、・・・、
３ｂ工ｓ　、４　ｂ、−４ｂ□。

・・・、４ｂ１．が“Ｈ”レベルで高インピーダンス状
態（フローティング状態）になるため、ＣＰＵからの読
み出し信号（■信号）を反転するインバータ回路５が備
えられており、このインバータ回路５にて反転した読み
出し信号（ＲＤ倍信号がスリー・ステートバッファ回路
３　ｂ、　、　３　ｂ工、・・・、３ｂ工、のゲート端
子に入力し、そのままの読み出し信号（ＲＤ）がスリー
・ステートバッファ回路４　ｂｏ、　４　ｂ、　、・・
・４ｂ□、のゲート端子に入力するようになっている。

そして、スリー・ステートバッファ回路３ｂ０゜３ｂ□
、・・・、３ｂ□、の出力がメモリ素子１のデータライ
ン（Ｄｏ、Ｄ、　、Ｄ、　、・・・−Ｄｔｓ）に接続し
、スリー・ステートバッファ回路４ｂ、、４ｂユ、・・
・、４ｂ０の出力がデータバス（ＤＢ、　、ＤＢｌ、Ｄ
Ｂ、　、・・・＝ＤＢｚｓ）に接続するようになってい
る。

なお、メモリカードには、パーソナルコンピュータ等に
装填した際、そのＣＰＵのデータバス（ＤＢ、　、ＤＢ
ｌ、ＤＢ、　、・・・、ＤＢｉ、）、アドレスバスおよ
び制御ライン（ＳＯ，ＳＣ，ＲＤ、ＶＲ）に接続する端
子が備えられている。　ＳＤ端子はＣＰＵからのシルア
ルデータを入力し、このデータをシフトレジスタ２にシ
フトするためのものであり、ＳＣ端子は、ＣＰＵからの
クロックを入力し、シフトレジスタ２のシフト動作を可
能とするためのものである。また、従来同様に、ＲＤ端
子を介した読み出し信号（■信号）はメモリ素子１の読
み出し端子に入力し、ＶＲ端子を介した書き込み信号（
ＷＲ倍信号はメモリ素子１の書き込み端子に入力し、ア
ドレスバス端子を介したアドレス信号はメモリ素子１の
アドレス端子に入力するようになっている。

次に、上記構成のメモリカードの動作を第２図乃至第４
図のタイムチャート図に基づいて説明する。

まず、メモリカードにデータを書き込むため。

そのメモリカードを例えばパーソナルコンピュータに装
填した後、そのデータの書き込み、読み出しに先立って
、そのパーソナルコンピュータにて使用者固有の暗証番
号を入力する。すると、そのパーソナルコンピュータの
ＣＰＵからはその暗証番号のデータ（例えば１６ビツト
）がシリアル形式で出力される。このとき、第２図（ａ
）および（ｂ）に示されているように、そのシリアルデ
ータとともにクロックが出力され、このシリアルデータ
がＳＤ端子を介して当該メモリカードに入力され、クロ
ックがＳＣ端子を介してそのメモリカードに入力され、
シフトレジスタ２にはそのシリアルデータがシフトされ
るため、上記暗証番号のデータが一時記憶される。

続いて、その使用者によりデータの書き込み操作が行わ
れると、その書き込みデータがＣＰＵのデータバスに出
力されるため、ＤＢ、、ＤＢ□、・・・、ＤＢ□。

端子を介して当該メモリカードにはその書き込みデータ
が入力される（第３図（ｂ）に示す）、このとき、ＣＰ
Ｕからはその書き込みデータのアドレスがＣＰＵのアド
レスバスに出力され（第３図（ａ）に示す）、かつ、書
き込み信号（ＷＲ倍信号および読み出し信号（百方信号
）が制御ラインに出力される（第３図（ｅ）および（ｄ
）に示す）、これらアドレス、書き込み信号および読み
出し信号が各端子を介してメモリカードに入力される。

その読み出し信号（ＲＤ倍信号がＣＰＵのライトサイク
ルで“Ｈ”レベルであることから（第３図（ｄ）に示す
）、第１の論理回路群３の各スリー・ステートバッファ
回路３　ｂｏ、　３　ｂ□、・・・、３ｂ、、は出力可
能状態となり、第２の論理回路群４の各スリー・ステー
トバッファ回路４ｂｏ、４ｂ工、・・・、４ｂ工、はフ
ローティング状態となる。

続いて、ＤＢｏ、ＤＢｌ、・・・、ＤＢｌ、端子を介し
て入力しているデータが第１の論理回路群３に入力され
、このデータの各ビットとシフトレジスタ２にシフト記
憶されているデータの各ビットとの排他的論理和がとら
れる。この論理和されたデータの各ビットが各スリー・
ステートバッファ回路３　ｂ、　、　３　ｂｌ、・・・
、３ｂ１．を介してメモリ素子３に出力される（第３図
（ｃ）に示す）。このとき、上記したように、メモリ素
子１には各端子を介して上記書き込みデータのアドレス
が入力し、かつ、書き込み信号（ＷＲ倍信号がＷＲ端子
を介して入力しているため、上記排他的論理和されたデ
ータがメモリ素子３に書き込まれることになる。

以下同様に、当該メモリカードの使用者により、データ
の書き込み操作が行われると、そのデータの各ビットと
シフトレジスタ２の各出力（Ｑ、　、Ｑ、　。

・・・、Ｑ、、）との排他的論理和がとられ、この排他
的論理和されたデータがメモリ素子１に書き込まれるこ
とになる。

一方、当該メモリカードのデータを読み出す場合、まず
パーソナルコンピュータ等にそのメモリカードを装填し
、暗証番号を入力する。この場合。

その暗証番号は当該メモリカードにデータを書き込み時
に用いたものである。すると、そのパーソナルコンピュ
ータのＣＰＵからはその暗証番号のデータ（例えば１６
ビツト）がシリアル形式で出力されるため、上記同様に
その暗証番号のデータがシフトレジスタ２にシフトされ
、−時記憶される。

続いて、その使用者により、データの読み出し操作が行
われると、ＣＰＵからはその書き込みデータのアドレス
がＣＰＵのアドレスバスに出力され（第４図（ａ）に示
す）、かつ、読み出し信号（Ｒ五信号）および書き込み
信号（ＷＲ倍信号が制御ラインに出力される（第４図（
ｄ）および（ｅ）に示す）。

これらアドレス、読み出し信号および書き込み信号が各
端子を介してメモリカードに入力される。

その読み出し信号（ＲＤ）がデータの書き込みタイミン
グで“Ｌ”レベルであることから（第４図（ｄ）に示す
）、第１の論理回路群３の各スリー・ステートバッファ
回路３ｂ０，３ｂ□、・・・、３ｂ工、はフローティン
グ状態となり、第２の論理回路群４の各スリー・ステー
トバッファ回路４　ｂ、　、　４　ｂｌ、・・・、４ｂ
ｉ、は出力可能状態となる。

続いて、上記ＣＰＵからのアドレスおよび読み出し信号
により、メモリ素子１から読み出されたデータの各ビッ
トとシフトレジスタ２の各出方（Ｑ、、Ｑ□、・・・、
Ｑ工Ｓ）とが各排他的論理和回路４ａ０゜４ａ□、・・
・ｔ”ａｌｌにて排他的論理和される。この論理和され
たデータの各ビットが各スリー・ステートバッファ回路
４　ｂ、　、　４　ｂ□、・・・、４ｂ、、から出力さ
れ、さらにこのデータがＤＢ、　、　ＤＢｌ、・・・、
　ＤＢｌ、端子を介してＣＰＵのデータバスに出力され
る（第４図（ｂ）に示す）、このとき、シフトレジスタ
２に一時記憶されているデータ、つまり暗証番号がメモ
リ素子ｌにデータを書き込んだ時と同じであれば、パー
ソナルコンピュータ等のＣＰＵのデータバスに読み出さ
九たデータは正しいデータ（ｉｆき込み時の元のデータ
）となる。しかし、上記シフトレジスタ２にシフト記憶
されているデータ、つまり当該暗証番号が異なれば、Ｃ
ＰＵのデータバスに読み出されたデータは正しいデータ
にならない。

なお、シフトレジスタ２は１例えば当該メモリカードを
パーソナルコンピュータに装填したとき、あるいはそれ
を引き抜いたときに、クリアされる。

このように、メモリカードに使用者固有の暗証番号のデ
ータをシフトして記憶するシフトレジスタ２を設け、デ
ータの書き込み、データの読み出しに際し、そのシフト
レジスタ２に使用者固有の暗証番号を書き込み、書き込
みデータあるいは読み出しデータとシフトしたデータと
の排他的論理和をとり、この論理したデータをメモリ素
子３の書き込みデータとし、またメモリカードの読み出
しデータとしたので、メモリカードのデータを読み出す
場合、書き込み時の暗証番号と一致した番号を入力しな
いと、正しいデータを読み出すことが不可能であり、当
該書き込み時の暗証番号を知っている者のみしか、当該
メモリカードのデータを利用することができず、当該デ
ータの秘密性を保つことができる。

なお、上記実施例では、シフトレジスタ２にシフトした
暗証番号が１つである場合について説明したが、メモリ
カードを使用している者が暗証番号を管理していれば、
例えば同一メモリカードでデータを書き込んでいる途中
で、その暗証番号を変更しても、正しいデータの読み出
しが可能である。

［発明の効果］以上説明したように、この発明のメモリカードによれば
、メモリカードが装填されたパーソナルコンピュータ等
のＣ，ＰＵからのシリアルデータ（暗証番号）をシフト
して記憶するシフトレジスタと、このシフトレジスタに
一時記憶したデータの各ビットと上記ＣＰＵのデータバ
スを介したデータの各ビットとの排他的論理和をとり、
かつ、この論理和したデータをメモリ素子に書き込むた
めの第１の論理回路群と、そのメモリ素子に書き込まれ
ているデータの各ビットと上記シフトレジスタにシフト
されているデータ（暗証番号）の各ビットとの排他的論
理和をとり、かつ、この論理和したデータを上記ＣＰＵ
のデータバスに８力するための第２の論理回路群とを備
えたので、当該メモリカードのデータを利用しようした
場合、データの書き込み時に使用した暗証番号を入力し
て、シフトレジスタにその暗証番号のデータをシフトし
なければ、正しいデータを読み出すことができず、当該
メモリカードを他人に利用されることもなく、データを
保護することができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すメモリカードの概略
的部分ブロック図、第２図は上記メモリカードの動作を
説明するタイムチャート図、第３図は上記メモリカード
にデータを書き込む際のライトサイクル図、第４図は上
記メモリカードにデータを読み出す際のリードサイクル
図である。図中、１はメモリ素子（ＲＡＭ）、２はシフトレジスタ
、３は第１の論理回路群、３　ａｏ　、　３　ａ工、・
・・３　ａ□、、４ａｌｌ、４ａ、、−，４Ｂｉ、は排
他的論理和回路（２ＥＸ−ＯＲ）、３ｂ、、３ｂ、、−
，３ｂ、、、４ｂＩ、、４ｂ１？・・・４ｂｉ、はスリ
ー・ステートバッファ回路、４は第２の論理回路群、５
はインバータ回路である。第１図特許出願人　　株式会社　富士通ゼネラル代理人　弁理
士　　大　原　拓　也第２図第３図第４図

Claims

【特許請求の範囲】

（１）ＣＰＵのアドレバスおよびデータバス等と接続し
、そのデータバスを介してデータをメモリ素子に書き込
み、かつ、そのメモリ素子のデータを読み出し可能なメ
モリカードにおいて、前記ＣＰＵからのシリアルデータ（暗証番号）をシフト
して記憶するシフトレジスタと、該シフトレジスタにシフトしたデータの各ビットと前記
データバスを介したデータの各ビットとの排他的論理和
をとり、かつ、該論理和したデータを前記メモリ素子に
書き込むための第１の論理回路群と、前記メモリ素子に書き込まれているデータの各ビットと
前記シフトレジスタにシフトされているデータ（暗証番
号）の各ビットとの排他的論理和をとり、かつ、該論理
和したデータを前記データバスに出力するための第２の
論理回路群とを備えたことを特徴とするメモリカード。
（２）前記第１および第２の論理回路群は、前記データ
のビット数に応じた数の排他的論理和回路（Ｅｘ−ＯＲ
回路）およびスリー・ステートバッファ回路でそれぞれ
構成した請求項（１）記載のメモリカード。