JPH0426007A - 読み出し保護付メモリカード - Google Patents
読み出し保護付メモリカードInfo
- Publication number
- JPH0426007A JPH0426007A JP2128657A JP12865790A JPH0426007A JP H0426007 A JPH0426007 A JP H0426007A JP 2128657 A JP2128657 A JP 2128657A JP 12865790 A JP12865790 A JP 12865790A JP H0426007 A JPH0426007 A JP H0426007A
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- JP
- Japan
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- memory element
- read
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はパーソナルコンピュータ等の外部記憶装置と
して用いられるメモリカードに係り、更に詳しくはデー
タの読み出しに際し、特定者のみデータの読み出しがで
きる読み出し保護付メモリカードに関するものである。
して用いられるメモリカードに係り、更に詳しくはデー
タの読み出しに際し、特定者のみデータの読み出しがで
きる読み出し保護付メモリカードに関するものである。
［発明の技術的背景およびその課題］
近年、ＬＳｉ技術の進歩により大容量の記憶素子が開発
され、磁気カードに代わるＩＣカードが提案されるよう
になり、このＩＣカードにはＣＰＵも内蔵したものと、
メモリ素子だけを内蔵したメモリカードがある。
され、磁気カードに代わるＩＣカードが提案されるよう
になり、このＩＣカードにはＣＰＵも内蔵したものと、
メモリ素子だけを内蔵したメモリカードがある。
メモリカードは、小型であることから、保存が容易であ
るため、例えばパーソナルコンピュータの外部記憶装置
として用いられており、今後さらに普及するものと考え
られる。
るため、例えばパーソナルコンピュータの外部記憶装置
として用いられており、今後さらに普及するものと考え
られる。
ところで、メモリカードは誰でも使用することができる
ため、そのメモリカードのデータを誰でも読み出すこと
ができ、秘密性の点で問題になることもある。すなわち
、他の人に知られては困るデータをメモリカードに書き
込むことができないという問題点があった。
ため、そのメモリカードのデータを誰でも読み出すこと
ができ、秘密性の点で問題になることもある。すなわち
、他の人に知られては困るデータをメモリカードに書き
込むことができないという問題点があった。
この発明は上記問題点に鑑みなされたもので、その目的
は特定の使用者のみデータを読み出すことができるよう
にした読み出し保護機能付メモリカードを提供すること
にある。
は特定の使用者のみデータを読み出すことができるよう
にした読み出し保護機能付メモリカードを提供すること
にある。
［問題点を解決するための手段］
上記目的を達成するために、この発明は、ＣＰＵのアド
レバスおよびデータバスと接続し、そのデータバスを介
してデータをメモリ素子に書き込み、かつ、そのメモリ
素子のデータを読み出し可能とするメモリカードにおい
て、上記データの書き込み、あるいは読み出しに際し、
上記ＣＰＵの特定■○アドレスの暗証番号を書き込むこ
とにより、その暗証番号をラッチし、上記データノくス
を介して上記メモリ素子に書き込むデータと上記ラッチ
しているデータとの論理演算を各ビット同士で行ない、
この論理演算したデータを上記メモリ素子に書き込み、
上記メモリ素子から読み出したデータと上記ラッチして
いるデータとの論理演算を各ビット同士で行ない、この
論理演算したデータを上記データバスを介して上記ＣＰ
Ｕに出力するようにしたことを要旨とする。
レバスおよびデータバスと接続し、そのデータバスを介
してデータをメモリ素子に書き込み、かつ、そのメモリ
素子のデータを読み出し可能とするメモリカードにおい
て、上記データの書き込み、あるいは読み出しに際し、
上記ＣＰＵの特定■○アドレスの暗証番号を書き込むこ
とにより、その暗証番号をラッチし、上記データノくス
を介して上記メモリ素子に書き込むデータと上記ラッチ
しているデータとの論理演算を各ビット同士で行ない、
この論理演算したデータを上記メモリ素子に書き込み、
上記メモリ素子から読み出したデータと上記ラッチして
いるデータとの論理演算を各ビット同士で行ない、この
論理演算したデータを上記データバスを介して上記ＣＰ
Ｕに出力するようにしたことを要旨とする。
また、この発明のメモリカードはメモリカードにおいて
、上記ＣＰＵの特定工０アドレスに書き込まれた暗証番
号のデータをラッチするラッチ手段と、上記メモリ素子
に書き込むデータと上記ラッチ手段にラッチしているデ
ータとの排他的論理和を各ビット同士で行なう第１の排
他的論理和回路と、この排他的論理和したデータを上記
ｃ ｐ Ｕからの書き込み信号により上記メモリ素子に
出力する第１のスリー・ステートバッファと、上記メモ
リ素子から読み呂したデータと」−記ラツチ手段にラッ
チしているデータとの排他的論理和を各ビット同士で行
なう第２の排他的論理和回路と、この排他的論理和した
データを上記ＣＰＵからの読み出し信号により上記デー
タバスに出力する第２のスリー・ステートバッファとを
備え、上記第１の排他的論理和回路の出力データを上記
書き込み信号により上記メモリ素子に書き込み、かつ、
上記第２の排他的論理和回路の出力データを上記読み出
し信号により上記ＣＰＵのデータバス上に読み出すよう
にしたものである。
、上記ＣＰＵの特定工０アドレスに書き込まれた暗証番
号のデータをラッチするラッチ手段と、上記メモリ素子
に書き込むデータと上記ラッチ手段にラッチしているデ
ータとの排他的論理和を各ビット同士で行なう第１の排
他的論理和回路と、この排他的論理和したデータを上記
ｃ ｐ Ｕからの書き込み信号により上記メモリ素子に
出力する第１のスリー・ステートバッファと、上記メモ
リ素子から読み呂したデータと」−記ラツチ手段にラッ
チしているデータとの排他的論理和を各ビット同士で行
なう第２の排他的論理和回路と、この排他的論理和した
データを上記ＣＰＵからの読み出し信号により上記デー
タバスに出力する第２のスリー・ステートバッファとを
備え、上記第１の排他的論理和回路の出力データを上記
書き込み信号により上記メモリ素子に書き込み、かつ、
上記第２の排他的論理和回路の出力データを上記読み出
し信号により上記ＣＰＵのデータバス上に読み出すよう
にしたものである。
［作 用］
上記構成としたので、メモリカードを使用する際、デー
タを書き込む場合には当該使用者の暗証番号をパーソナ
ルコンピュータ等のＣＰＵの特定■○アト１ノスに書き
込み、その暗証番号のデータをラッチ回路にラッチする
。その後、上記データの書き込み操作を行なうと、この
書き込みデータとそのラッチされているデータとの排他
的論理和が第１の排他的論理和回路でとられ、この論理
演算されたデータがＣＰＵからの書き込み信号で第１の
スリー・ステートバッファを介してメモリ素子に入力さ
れ、書き込まれる。すなわち、メモリ素子に書き込むデ
ータはＣＰＵのデータバス上にある正しいデータと暗証
番号のデータとの論理演算したものとなる。
タを書き込む場合には当該使用者の暗証番号をパーソナ
ルコンピュータ等のＣＰＵの特定■○アト１ノスに書き
込み、その暗証番号のデータをラッチ回路にラッチする
。その後、上記データの書き込み操作を行なうと、この
書き込みデータとそのラッチされているデータとの排他
的論理和が第１の排他的論理和回路でとられ、この論理
演算されたデータがＣＰＵからの書き込み信号で第１の
スリー・ステートバッファを介してメモリ素子に入力さ
れ、書き込まれる。すなわち、メモリ素子に書き込むデ
ータはＣＰＵのデータバス上にある正しいデータと暗証
番号のデータとの論理演算したものとなる。
一方、そのメモリ素子のデータを読み出す場合には上記
ラッチ回路にラッチした暗証番号と同じデータ、つまり
当該使用者の暗証番号をＣＰＵの特定ＩＯアドレスに書
き込み、その暗証番号をラッチ回路にラッチする。その
後、上記データの読み出し操作を行なうと、メモリ素子
から読み出されたデータとそのラッチされているデータ
との排他的論理和が第１の排他的論理和回路でとられ、
この論理演算されたデータがＣＰＵからの読み出し信号
で第２のスリー・ステートバッファを介してデータバス
に出力される。すなわち、メモリ素子から読み出された
データは正しいデータと暗証番号のデータとの論理演算
したものであるが、上記第２の排他的論理和回路にてそ
の正しいデータが復元される。したがって、メモリカー
ドのデータを読み出す場合、データの書き込みと同じ暗
証番号を用いなければ、正しいデータが読み出されない
ことになる。
ラッチ回路にラッチした暗証番号と同じデータ、つまり
当該使用者の暗証番号をＣＰＵの特定ＩＯアドレスに書
き込み、その暗証番号をラッチ回路にラッチする。その
後、上記データの読み出し操作を行なうと、メモリ素子
から読み出されたデータとそのラッチされているデータ
との排他的論理和が第１の排他的論理和回路でとられ、
この論理演算されたデータがＣＰＵからの読み出し信号
で第２のスリー・ステートバッファを介してデータバス
に出力される。すなわち、メモリ素子から読み出された
データは正しいデータと暗証番号のデータとの論理演算
したものであるが、上記第２の排他的論理和回路にてそ
の正しいデータが復元される。したがって、メモリカー
ドのデータを読み出す場合、データの書き込みと同じ暗
証番号を用いなければ、正しいデータが読み出されない
ことになる。
［実 施 例］
以下、この発明の実施例を図面に基づいて説明する。
図において、読み出し保護付メモリカードには、パーソ
ナルコンピュータ等のＣＰＵアドレスバス１を介したア
ドレス指示により、ＣＰＵデータバス２を介したデータ
を書き込み、かつ、データを読み出し可能なメモリ素子
（例えばＳＲＡＭ；スタテックＲＡＭ） ３と、このメ
モリカードの使用者固有の暗証番号を特定ＩＯアドレス
に書き込んだ際、その特定ＩＯアドレスを上記パーソナ
ルコンピュータにおけるＩＯＷ信号（ＩＯ書き込み信号
）のタイミングでデコードする■○デコーダ４と、この
デコード信号により上記ＣＰＵデータバス２を介した暗
証番号のデータをラッチするラッチ回路５と、上記ＣＰ
Ｕデータバス２を介した書き込みデータとそのラッチさ
れているデータとの排他的論理和を各ビット同士で行な
う第１の排他的論理和（ＥｘＯＲ）回路６と、この第１
の排他的論理和（ＥＸＯＲ）回路６の出力データをメモ
リ素子３に出力する第１のスリー・ステートバッファ７
と、上記メモリ素子３から読み出したデータと上記ラッ
チされているデータとの排他的論理和回路を各ビット同
士で行なう第２の排他的論理和（ＥＸＯＲ）回路８と、
この第２の排他的論理和（ＥｘＯＲ）回路８の出力デー
タをＣＰＵデータバスを介して書き込み、読み出し装置
に出力するための第３のスリー・ステートバッファ９と
、上記メモリ素子３のバッティリバックアップ回路１０
とが備えられている。
ナルコンピュータ等のＣＰＵアドレスバス１を介したア
ドレス指示により、ＣＰＵデータバス２を介したデータ
を書き込み、かつ、データを読み出し可能なメモリ素子
（例えばＳＲＡＭ；スタテックＲＡＭ） ３と、このメ
モリカードの使用者固有の暗証番号を特定ＩＯアドレス
に書き込んだ際、その特定ＩＯアドレスを上記パーソナ
ルコンピュータにおけるＩＯＷ信号（ＩＯ書き込み信号
）のタイミングでデコードする■○デコーダ４と、この
デコード信号により上記ＣＰＵデータバス２を介した暗
証番号のデータをラッチするラッチ回路５と、上記ＣＰ
Ｕデータバス２を介した書き込みデータとそのラッチさ
れているデータとの排他的論理和を各ビット同士で行な
う第１の排他的論理和（ＥｘＯＲ）回路６と、この第１
の排他的論理和（ＥＸＯＲ）回路６の出力データをメモ
リ素子３に出力する第１のスリー・ステートバッファ７
と、上記メモリ素子３から読み出したデータと上記ラッ
チされているデータとの排他的論理和回路を各ビット同
士で行なう第２の排他的論理和（ＥＸＯＲ）回路８と、
この第２の排他的論理和（ＥｘＯＲ）回路８の出力デー
タをＣＰＵデータバスを介して書き込み、読み出し装置
に出力するための第３のスリー・ステートバッファ９と
、上記メモリ素子３のバッティリバックアップ回路１０
とが備えられている。
なお、第１のスリー・ステートバッファ７のゲート端子
（Ｇ）にはメモリ素子３の書き込み信号（ＭＩｄＥ；ラ
イト信号）が入力し、第２のスリー・ステートバッファ
９のゲート端子（Ｇ）にはメモリ素子３の読み出し信号
（ＭＲＥ；リード信号）が入力している。
（Ｇ）にはメモリ素子３の書き込み信号（ＭＩｄＥ；ラ
イト信号）が入力し、第２のスリー・ステートバッファ
９のゲート端子（Ｇ）にはメモリ素子３の読み出し信号
（ＭＲＥ；リード信号）が入力している。
次に、上記構成の読み出し保護付メモリカードの動作を
説明する。
説明する。
まず、メモリカードにデータを書き込み、かつ、そのデ
ータを読み出すため、そのメモリカードを例えばパーソ
ナルコンピュータに装填した後、そのデータの書き込み
、読み出しに先立って、そのパーソナルコンピュータに
て使用者固有の暗証番号をそのＣＰＵの特定ＩＯアドレ
スに書き込む。
ータを読み出すため、そのメモリカードを例えばパーソ
ナルコンピュータに装填した後、そのデータの書き込み
、読み出しに先立って、そのパーソナルコンピュータに
て使用者固有の暗証番号をそのＣＰＵの特定ＩＯアドレ
スに書き込む。
すると、パーソナルコンピュータのＣＰＵからはその特
定■○アドレスがＣＰＵアドレスバスに出力されるとと
もに、上記暗証番号のデータがＣＰＵデータバス２に出
力され、かつ、ＩＯＷ信号が出力されるため、上記暗証
番号のデータがラッチ回路５にラッチされる。
定■○アドレスがＣＰＵアドレスバスに出力されるとと
もに、上記暗証番号のデータがＣＰＵデータバス２に出
力され、かつ、ＩＯＷ信号が出力されるため、上記暗証
番号のデータがラッチ回路５にラッチされる。
続いて、メモリカートの使用者により、データの書き込
み操作が行われると、その書き込みデータがＣＰＵデー
タバス２に出力され、第１の排他的論理和回路６にてそ
の書き込みデータとラッチされているデータとの排他的
論理和が各ビット同士で行われ、その論理演算されたデ
ータが第１のスリー・ステートバッファ７を介してメモ
リ素子３に出力される。このとき、ＣＰＵアドレスバス
にはその書き込むデータのアドレスが出力されるため、
上記排他的論理和されたデータはパーソナルコンピュー
タからのＭＩｉｌＥ信号（書き込み信号）によりメモリ
素子３に書き込まれることになる。
み操作が行われると、その書き込みデータがＣＰＵデー
タバス２に出力され、第１の排他的論理和回路６にてそ
の書き込みデータとラッチされているデータとの排他的
論理和が各ビット同士で行われ、その論理演算されたデ
ータが第１のスリー・ステートバッファ７を介してメモ
リ素子３に出力される。このとき、ＣＰＵアドレスバス
にはその書き込むデータのアドレスが出力されるため、
上記排他的論理和されたデータはパーソナルコンピュー
タからのＭＩｉｌＥ信号（書き込み信号）によりメモリ
素子３に書き込まれることになる。
一方、メモリカードのデータを読み出す場合、上記同様
に、パーソナルコンピュータにて当該使用者固有の暗証
番号をｃｐｕの特定工０アドレスに書き込み、その暗証
番号のデータをラット回路５にラッチする。この場合、
その暗証番号は当該メモリカードにデータを書き込み時
に用いたものである。
に、パーソナルコンピュータにて当該使用者固有の暗証
番号をｃｐｕの特定工０アドレスに書き込み、その暗証
番号のデータをラット回路５にラッチする。この場合、
その暗証番号は当該メモリカードにデータを書き込み時
に用いたものである。
続いて、メモリカードの使用者により、データの書き込
み操作が行われると、その操作に応じたアドレスがメモ
リ素子３から読み出され、第２の排他的論理和回路８に
てその読み出されたデータとラッチされているデータと
の排他的論理和が各ビット同士で行われ、その論理和デ
ータが第２のスリー・ステートバッファ７を介してＣＰ
Ｕデータバス２に出力される。このとき、ラッチ回路５
にラッチされているデータ、つまり暗証番号がメモリ素
子３にデータを書き込んだときと同じであるため、第２
の排他的論理和回路８から出力されるデータは、書き込
み時にＣＰＵデータバス２に出力されたデータと同じに
なる。しかし、上記特定ＩＯアドレスに書き込んだ暗証
番号が異なれば、第２の排他的論理和８から出力される
データは本来書き込み時にＣＰＵデータバス２に出力さ
れたデータでなく、つまり本来のデータと異なるデータ
であるため、読み出したデータを利用することができな
い。
み操作が行われると、その操作に応じたアドレスがメモ
リ素子３から読み出され、第２の排他的論理和回路８に
てその読み出されたデータとラッチされているデータと
の排他的論理和が各ビット同士で行われ、その論理和デ
ータが第２のスリー・ステートバッファ７を介してＣＰ
Ｕデータバス２に出力される。このとき、ラッチ回路５
にラッチされているデータ、つまり暗証番号がメモリ素
子３にデータを書き込んだときと同じであるため、第２
の排他的論理和回路８から出力されるデータは、書き込
み時にＣＰＵデータバス２に出力されたデータと同じに
なる。しかし、上記特定ＩＯアドレスに書き込んだ暗証
番号が異なれば、第２の排他的論理和８から出力される
データは本来書き込み時にＣＰＵデータバス２に出力さ
れたデータでなく、つまり本来のデータと異なるデータ
であるため、読み出したデータを利用することができな
い。
なお、ラッチ回路５は、例えばメモリカードをパーソナ
ルコンピュータに装填したとき、あるいはそれを引き抜
いたとき、クリアされる６また。上記第１および第２の
排他的論理和回路６．８は他の論理演算回路であっても
よい。
ルコンピュータに装填したとき、あるいはそれを引き抜
いたとき、クリアされる６また。上記第１および第２の
排他的論理和回路６．８は他の論理演算回路であっても
よい。
このように、メモリカードに使用者固有の暗証番号をラ
ッチするラッチ回路５を設け、データの書き込み、デー
タの読み出しに際し、特定ＩＯアドレスにその暗証番号
が書き込む、書き込みデータとラッチしたデータとの排
他的論理和をとり、この論理演算したデータをメモリ素
子３に記憶しており、またそのメモリ素子３から読み出
したデータとラッチししているデータとの排他的論理和
をとり、この論理演算したデータを読み出しデータとし
たので、メモリカードのデータを読み出す場合、書き込
み時と同じ暗証番号を特定ＩＯアドレスに書き込まなけ
ればならないため、その暗証番号を知らない扱い者には
正常なデータを読み出すことができず、そのデータの無
断利用を防止することができ、その秘密性を保つことが
できる。
ッチするラッチ回路５を設け、データの書き込み、デー
タの読み出しに際し、特定ＩＯアドレスにその暗証番号
が書き込む、書き込みデータとラッチしたデータとの排
他的論理和をとり、この論理演算したデータをメモリ素
子３に記憶しており、またそのメモリ素子３から読み出
したデータとラッチししているデータとの排他的論理和
をとり、この論理演算したデータを読み出しデータとし
たので、メモリカードのデータを読み出す場合、書き込
み時と同じ暗証番号を特定ＩＯアドレスに書き込まなけ
ればならないため、その暗証番号を知らない扱い者には
正常なデータを読み出すことができず、そのデータの無
断利用を防止することができ、その秘密性を保つことが
できる。
［発明の効果］
以上説明したように、この発明の読み出し保護付メモリ
カードによれば、データの書き込み、あるいはデータの
読み出しに際し、使用者の暗証番号をラッチするラッチ
回路と、書き込みデータとラッチしているデータとの排
他的論理和をとる第１の排他的論理和回路と、この第１
の排他的論理和回路の出力データをメモリ素子に書き込
むための第１のスリー・ステートバッファと、メモリ素
子から読み出したデータとラッチしているデータとの排
他的論理和をとる第２の排他的論理和回路と、この第２
の排他的論理和回路の出力データをＣＰＵデータバスに
出力する第２のスリー・ステートバッファとを備えたの
で、データの読み出しに際し、データの書き込み時と同
じ暗証番号をラッチ回路に記憶しなければ、正常なデー
タを読み出すことができず、メモリカードのデータの保
護することができできず、そのデータの機密性を保つこ
とができる。
カードによれば、データの書き込み、あるいはデータの
読み出しに際し、使用者の暗証番号をラッチするラッチ
回路と、書き込みデータとラッチしているデータとの排
他的論理和をとる第１の排他的論理和回路と、この第１
の排他的論理和回路の出力データをメモリ素子に書き込
むための第１のスリー・ステートバッファと、メモリ素
子から読み出したデータとラッチしているデータとの排
他的論理和をとる第２の排他的論理和回路と、この第２
の排他的論理和回路の出力データをＣＰＵデータバスに
出力する第２のスリー・ステートバッファとを備えたの
で、データの読み出しに際し、データの書き込み時と同
じ暗証番号をラッチ回路に記憶しなければ、正常なデー
タを読み出すことができず、メモリカードのデータの保
護することができできず、そのデータの機密性を保つこ
とができる。
図面はこの発明の一実施例を示す読み出し保護付メモリ
カードの概略的部分ブロック図である。 図中、１はＣＰＵアドレスバス、２はＣＰＵデータバス
、３はメモリ素子（ＳＲＡＭ）、４は１０デコーダ、５
はラッチ回路、６は第１の排他的論理和回路（ＥｘＯＲ
回路）、７は第１のスリー・ステートバッファ、８は第
２の排他的論理和回路（Ｅｘ○Ｒ回路）、９は第２のス
リー・ステートバッファである。 特許出願人 株式会社 富士通ゼネラル代理人 弁理
士 大 原 拓 也 手 続 補 正 書（自発） 平成３年３月１５日
カードの概略的部分ブロック図である。 図中、１はＣＰＵアドレスバス、２はＣＰＵデータバス
、３はメモリ素子（ＳＲＡＭ）、４は１０デコーダ、５
はラッチ回路、６は第１の排他的論理和回路（ＥｘＯＲ
回路）、７は第１のスリー・ステートバッファ、８は第
２の排他的論理和回路（Ｅｘ○Ｒ回路）、９は第２のス
リー・ステートバッファである。 特許出願人 株式会社 富士通ゼネラル代理人 弁理
士 大 原 拓 也 手 続 補 正 書（自発） 平成３年３月１５日
Claims (2)
- （１）ＣＰＵのアドレバスおよびデータバスと接続し、
そのデータバスを介してデータをメモリ素子に書き込み
、かつ、そのメモリ素子のデータを読み出し可能とする
メモリカードにおいて、前記データの書き込み、あるい
は読み出しに際し、前記ＣＰＵの特定ＩＯアドレスの暗
証番号を書き込むことにより、その暗証番号をラッチし
、前記データバスを介して前記メモリ素子に書き込むデ
ータと前記ラッチしているデータとの論理演算を各ビッ
ト同士で行ない、該論理演算したデータを前記メモリ素
子に書き込み、前記メモリ素子から読み出したデータと
前記ラッチしているデータとの論理演算を各ビット同士
で行ない、該論理演算したデータを前記データバスを介
して前記ＣＰＵに出力するようにしたことを特徴とする
読み出し保護付メモリカード。 - （２）ＣＰＵのアドレバスおよびデータバスと接続し、
そのデータバスを介してデータをメモリ素子に書き込み
、かつ、そのメモリ素子のデータを読み出し可能とする
メモリカードにおいて、前記ＣＰＵの特定ＩＯアドレス
に書き込まれた暗証番号のデータをラッチするラッチ手
段と、前記メモリ素子に書き込むデータと前記ラッチ手
段にラッチしているデータとの排他的論理和を各ビット
同士で行なう第１の排他的論理和回路と、該排他的論理
和したデータを前記ＣＰＵからの書き込み信号により前
記メモリ素子に出力する第１のスリー・ステートバッフ
ァと、 前記メモリ素子から読み出したデータと前記ラッチ手段
にラッチしているデータとの排他的論理和を各ビット同
士で行なう第２の排他的論理和回路と、 該排他的論理和したデータを前記ＣＰＵからの読み出し
信号により前記データバスに出力する第２のスリー・ス
テートバッファとを備え、 前記第１の排他的論理和回路の出力データを前記書き込
み信号により前記メモリ素子に書き込み、かつ、前記第
２の排他的論理和回路の出力データを前記読み出し信号
により前記ＣＰＵのデータバス上に読み出すようにした
ことを特徴とする読み出し保護付メモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128657A JPH0426007A (ja) | 1990-05-18 | 1990-05-18 | 読み出し保護付メモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128657A JPH0426007A (ja) | 1990-05-18 | 1990-05-18 | 読み出し保護付メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0426007A true JPH0426007A (ja) | 1992-01-29 |
Family
ID=14990230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128657A Pending JPH0426007A (ja) | 1990-05-18 | 1990-05-18 | 読み出し保護付メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0426007A (ja) |
-
1990
- 1990-05-18 JP JP2128657A patent/JPH0426007A/ja active Pending
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