JPH01144144A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第３図） 発明が解決しようとする問題点 問題点を解決するための手段（第１図）作用 実施例（第２図） 発明の効果 〔概要〕 ＣＭＯＳスタティックＲＡＭにより構成されるメインメ
モリとパリティ用メモリのメモリ制御方式に関し、 パリティ用メモリをパリティ用またはデータ用に選択的
に使用できるようにすることを目的とし、ＣＭＯＳスタ
ティックＲＡＭにより構成されるメインメモリとパリテ
ィ用メモリを備えたメモリ装置において、データを一時
的に保持するラッチ手段とびアドレス具ス側のデータと
上記ラッチ手段側のデータのいずれか一方をパリティ用
メモリへのアドレスとして選択出力するセレクタを具備
し、このパリティ用メモリをパリティ用として使用する
ときは上記セレクタからアドレスバス側のデータを出力
させ、パリティ用メモリをデータ用メモリとして使用す
る場合には前記セレクタよりラッチ手段側のデータを出
力させるようにこのセレクタを制御することを特徴とす
る。

〔産業上の利用分野〕

本発明はメモリ制御方式に係り、特にＣＭＯＳスタティ
ックＲＡＭをメモリシステムに使用した場合にパリティ
用のメモリを通常のメモリとしても選択的に使用できる
ようにしたものに関する。

〔従来の技術〕

近年においてＣＭＯＳスタティックＲＡＭは価格的に安
くなってきており、ＤＲＡＭの代わりに使用される機会
が増えている。

現在のＣＭＯＳスタティックＲＡＭを用いた場合、８ビ
ツト入力、８ビツト出力のメモリが主流であるので、第
３図によりこのＣＭＯＳスタティックＲＡＭの構成を説
明する。

第３図において、３１はメインメモリ、３２はパリティ
用メモリ、３３はパリティ・チエッカ−・ジェネレータ
、３４はセレクタ、３５はマルチプレクサ、３６はバス
ゲート、３７はＪＫ−ＦＦ、３８．３９はアンド・ゲー
ト、４０．４１は排他的論理和（ＥＯＲ）回路である。

メインメモリ３１及びパリティ用メモリ３２はＣＭＯＳ
スタティックＲＡＭにより構成される。

メインメモリ３１にデータを入力するとき、アドレスバ
ス４２にアドレスを入力し、データバス４３に入力デー
タを入力し、Ｒ／Ｗ＝ｒＯＪを入力する。これにより入
力データがメインメモリ３１に記入される。またこの入
力データはパリティ・チエッカ−・ジェネレータ３３に
伝達されてパリティＰＩが作成される。このとき、パリ
ティ用メモリ３２から前記アドレスにより出力された前
回入力データによるパリティｐｏが出力され、セレクタ
３４を介してＥＯＲ回路４０に入力され前記パリティＰ
、と比較される。例えばＰａ　−ｐ。

＝「１」であればＦＯＲ回路４０は「０」を出力する。

このｒＯＪがマルチプレクサ３５から出力されるが、こ
のときＥＯＲ回路４１にはパリティ用メモリ３２からｐ
ｏ−ｒｌＪが印加されているので、ＦＯＲ回路４１から
「１」が出力され、これがバスゲート３６を経由してバ
ス４４に入力され、結局パリティ用メモリ３２にはＰｏ
と同一の「１」が記入されることになる。このようにし
てパリティ・チエッカ−・ジェネレータ３３の出力Ｐ、
とパリティ用メモリ３２の出力が等しいときにはそまれ
でと同じデータが記入され、異なるときにはパリティ・
チエッカ−・ジェネレータ３３の出力と同一のデータが
記入される。

なお、セレクタ３４にはパリティ用メモリ３２の出力８
ビツトのうちの１ビツトをパリティ用として使用するた
めの選択用のアドレス信号が印加され、またマルチプレ
クサ３５には、これまたその８ビツト出力のうちの１つ
をパリティ用として使用するための選択用のアドレス信
号が印加されている。

′　またメインメモリ３１からデータを読出すとき、ア
ドレスバス４２にアドレスを入力し、Ｒ／Ｗ＝「１」を
印加すると、メインメモリ３１からデータが読出され、
パリティ用メモリ３２からパリティＰ０が出力される。

このときＲ／Ｗ＝ｒｌＪのため、アンドゲート３８がオ
ン状態にあり、前記パリティＰ０がセレクタ３４及びア
ンドゲート３８を経由してパリティ・チエッカ−・ジェ
ネレータ３３に伝達され、前記メインメモリ３１の出力
データにより作成したパリティＰ、と比較される。

このときパリティ・チエッカ−・ジェネレータ３３は不
一致のときはｒＯＪを出力するので、不一致のとき、Ｊ
Ｋ−ＦＦ３７より＊ＮＭｉｒＯＪが出力されてＣＰＵに
対しパリティ不一致を通知する。これによりＣＰＵはＮ
Ｍｉ処理を行う。この後、ＮＭｉキャンセルレジスタを
ＷＲＩＴＥすることによりＮＭｉをクリアすることがで
きる。

勿論このパリティＰ、がＰ、と一致すればアンドゲート
３９より「１」が出力され、ＪＫ−ＦＦ３７も＊ＮＭｉ
ｒｌＪが出力され、ＣＰＵに対しパリティ−敢を通知す
ることになる。

なお、ＪＫ−ＦＦ３７（７）す（’７ト信号＊Ｒ３Ｔは
電源投入のとき、あるいはリセット釦を操作したとき出
力され、ＪＫ−ＦＦ３７をリッセトするものである。

〔発明が解決しようとする問題点〕

ところでＣＭＯＳスタティックＲＡＭは電源によりバン
クアップ可能のため、重要なデータを保持するのに使用
されるが、そのためにまたパリティ用メモリを持ってい
る。しかしＣＭＯＳスタティックＲＡＭは、ダイナミッ
クＲＡＭに比べてエラーの発生する確率が低い、そのた
め短期間で使用するようなデータを処理する場合には、
特にパリティチエツクを行う必要がなく、長期間保存す
るようなときにパリティが必要である。そのためこの８
ビツト入力、８ビツト出力のパリティ用メモリを、場合
によっては不必要なときもあるため、゛ハード量が大き
くなるという問題点がある。

本発明の目的はこのような問題点を改善するため、パリ
ティチエツクを行う必要がない場合にこのパリティ用メ
モリを通常のメモリとして使用できるようにしたメモリ
制御方式を提供することである。

（問題点を解決するための手段） 前記問題点を解決するため、本発明では、第１図に示す
如く、パリティ用メモリ２のアドレス入力側にセレクタ
７を設け、そのセレクタ７の一方の入力をアドレスバス
１２とし、他方の入力をデータバス１３側に設けたラッ
チ８の出力とする。

メインメモリ１はパリティ用メモリ２とともにＣＭＯＳ
スタティックＲＡＭにより構成される。

パリティ用メモリ２を、第３図の場合と同様に、従来通
りパリティ用として使用する場合には、セレクタフの出
力がアドレスバス１２から入力されたアドレス信号にな
るように制御信号Ｃ８を選択する。この場合の動作は、
第３図の場合と同様であるので、説明は省略する。なお
、第１図において、３はパリティ・チエッカ−・ジェネ
レータ、４はセレクタ、５はマルチプレクサ、６はバス
ゲート、９はアンドゲート、１０．１１はＥＯＲ回路で
ある。

またパリティ用メモリ２を通常のメモリとして使用する
場合、セレクタ７の出力をラッチ８より入力されたもの
となるように制御信号Ｃ３を選択する。データバス１３
には各アドレス及びデータレジスタの値が出力される。

アドレスレジスタをＷＲＩ置たときにデータバス１３上
にアドレスデータが出力されラッチ８にランチ信号Ｃが
印加されアドレスデータをラッチする。

次にデータレジスタをＷＲＩ置、た時に、データバス１
３上にデータが出力され、これがパリティ用メモリ２に
印加され書き込み処理が行われる。

データレジスタをリードした時には、パリティ用メモリ
２から出力されたデータがデータバス１３上に出力され
る。

なおセレクタ４及びマルチプレクサ５には第３図の場合
と同様にパリティ選択用のアドレス信号が印加されてい
る。

〔作用〕

パリティ用メモリをパリティ用としてのみならず、通常
のメモリとしても使用することができるので、ＣＭＯＳ
スタティックＲＡＭのメモリを効率的に利用できる。

〔実施例〕

本発明の一実施例を第２図にもとづき説明する。

第２図において、第１図と同一記号は同一部分を示す、
第２図において、１４はセレクタ、１５はフリップフロ
ップ（ＦＦ）、１６はバスドライバ、１７はＪＫ−ＦＦ
、１８はアンドゲート、２０はデータバスである。

次に第２図の動作について説明する。

（１）パリティ用メモリをパリティ用に使用するとき。

ＦＦ１５の出力する制御信号ＰＣＤは「０」となるよう
に制御される。このＰＣＤ−ｒＯＪにより、バスドライ
バ１６はオフとなり、またセレクタ７はアドレスバス１
２側から入力されたアドレスを出力し、パリティ用メモ
リ２とメインメモリ１に同一アドレスが伝達される。

メインメモリ１にデータを入力する場合、Ｒ／Ｗ−ｒＯ
Ｊを入力する。これにもとづき、データバス１３上の入
力データがメインメモリ１に記入される。この入力デー
タは、パリティ・チエッカ−・ジェネレータ３に伝達さ
れてパリティＰ１が作成される。このときパリティ用メ
モリ２から前記アドレスにより出力された、前回入力デ
ータによるパリティＰＯが出力され、セレクタ４を経由
してＥＯＲ回路１０に入力され、前記パリティＰ１と比
較される。そして前記第３図に説明した場合と同様にし
て、パリティＰ０と同一データがバス２０を経由してパ
リティ用メモリ２に記入される。なお、このときバスゲ
ート６がオンになるように制御信号が出力される。即ち
バスゲート６はパリティ用メモリ２をパリティ用として
使用するモードのときオンに制御される。そしてこのと
きバスドライバ１６はオフになるよう制御される。

またメインメモリｌからデータを読出すとき、アドレス
バス１２にアドレスを入力し、Ｒ／Ｗ−ｒｌＪを印加す
ると、メインメモリ１からデータが読出され、パリティ
用メモリ２からパリティＰ。が出力される。このときＲ
／Ｗ＝ｒｌＪのため、アンドゲート９がオン状態にあり
、前記パリティＰ０がセレクタ４及びアンドゲート９を
経由してパリティ・チエッカ−・ジェネレータ３に伝達
される。パリティ・チエッカ−・ジェネレータ３はこの
パリティＰ０が前記メインメモリ１の出力データにより
作成したパリティＰ、と一致するか否かを比較する。そ
して一致すれば「１」を、不一致のとき「０」を出力す
るので、不一致のときＪＫ−ＦＦ１７から＊ＮＭｉ「０
」が出力され、ＣＰＵに対しパリティ不一致を通知する
。これによ　。

すＣＰＵはＮＭｉ処理を行う。この後ＮＭｉキャンセル
レジスタをＷＲＩＴＥすることによりＭＮｉをクリアす
ることができる。勿論一致すれば、アンドゲート１８よ
り「１」が出力され、ＪＫ−ＦＦ１７も＊ＮＭｉｒｌＪ
を出力し、ＣＰＵに対してパリティ一致を通知する。

（２）パリティ用メモリを通常のメモリとして使用する
とき。

この場合、即ちパリティ用メモリ２にデータを記入する
データ・モードで動作させる場合、図示省略したモード
・レジスタの特定位置に「１」が記入されており、これ
また図示省略したアドレス・レジスタ、データ・レジス
タにそれぞれアドレス及びデータが記入されている。　
　　−ＣＰＵはモード・レジスタよりモード設定データ
を読出してこれをデータバス１３上に出力する。

これにより上記特定位置の「１」がＦＦ１５に印加され
、ＣＰＵからのセント信号によりＦＦ１５が「１」にセ
ットされる。このようにしてデータ・モードに設定後Ｃ
ＰＵはアドレス・レジスタを読出してデータバス１３上
に出力する。それからデータ・レジスタを読出しデータ
バス１３上に出力する。

これによりラッチ８の出力をセレクタ７に入力したもの
となるようにＦＦ１５のＰＣＤ出力が「１」となり、セ
レクタ７はラッチ８側から入力されたアドレスを出力さ
せバスドライバ１６はオンとなる。またラッチ８に対し
データバス１３上のデータをラッチするように、セレク
タ１４が選択制御信号を出力する。パリティ用メモリ２
を通常のメモリとして使用する場合、前述の如く第１図
（Ｂ）に図示した通り、データバス１３にアドレス期間
Ａとデータ期間りが交互に存在し、アドレスとデータが
それぞれ出力される。

したがって、アドレス期間Ａにおいてアドレスが出力さ
れるとき、ラッチ８にセレクタ１４がｒｌＪを出力する
ようにセレクタ１４を制御する。

これによりラッチ８はデータバス１３に出力されたアド
レスを保持する。次のデータ期間りにてデ−タが出力さ
れるとき、ＦＦ１５はＰＣＤ＝　ｒｌ」になるように制
御されるので、セレクタ７はラッチ８に保持されたデー
タをアドレスとしてパリティ用メモリ２に印加すること
になる。またこのＰＣＤ＝　ｒｌＪによりバスドライバ
１６もオンとなり、しかもＲ／Ｗ＝ｒＯＪが印加される
ので、パリティ用メモリ２にデータが記入される。

また、データ期間りにおいて、パリティ用メモＩ７２に
印加されるＲ／Ｗ＝ｒｌＪとすれば、パリティ用メモリ
２に記入されていたデータが読出され、バスドライバ１
６を経由してデータバス１３上に出力されることになる
。

〔発明の効果〕

本発明によればラッチ８にアドレスを保持させ、またセ
レクタ７に対しアドレスバス側のデータを出力するか、
ラッチ８側のデータを出力するかを選択的に制御するこ
とができるので、パリティ用メモリ２をデータ用メモリ
としても使用することができ、パリティ用メモリを効率
的に使用することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例構成図、 第３図は従来例説明図である。

Claims (1)

1. 【特許請求の範囲】 ＣＭＯＳスタティックＲＡＭにより構成されるメインメ
   モリ（１）とパリテイ用メモリ（２）を備えたメモリ装
   置において、 データを一時的に保持するラッチ手段（８）と、アドレ
   スバス（１２）側のデータと上記ラッチ手段（８）側の
   データのいずれか一方をパリテイ用メモリ（２）へのア
   ドレスとして選択出力するセレクタ（７）を具備し、 このパリテイ用メモリ（２）をパリテイ用として使用す
   るときは上記セレクタ（７）からアドレスバス（１２）
   側のデータを出力させ、パリテイ用メモリ（２）をデー
   タ用メモリとして使用する場合には前記セレクタ（７）
   よりラッチ手段（８）側のデータを出力させるようにこ
   のセレクタ（７）を制御することを特徴とするメモリ制
   御方式。