JPH0456164A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野コ この発明は、一般的には大規模集積回路装置（ＬＳＩ）
等の半導体集積回路装置に関し、より特定的には、１つ
のチップ（半導体基板）内に相補型の絶縁ゲート電界効
果トランジスタ（またはＭＩＳ）ランジスタともいう）
から構成されたデジタル回路部分とアナログ回路部分と
が混在した半導体集積回路装置に関するものである。こ
の発明は、ＣＭＯＳトランジスタ回路から構成されたデ
ジタル回路部分と、同様にＣＭＯＳトランジスタ回路か
ら構成されたアナログ回路部分とを単一の半導体基板内
に備えることに関して特に有用である。また、この発明
は、そのような半導体集積回路装置の製造方法に関する
。

［従来の技術］ この発明は、ＣＭＯＳトランジスタ回路から構成された
デジタル回路部分とアナログ回路部分とが１つのチップ
内に混在するＬＳＩに適用されたとき、最も好ましい効
果が得られる。このようなシングルチップのＬＳＩの例
はＦ、Ｖａｎ　　Ｓｉｍａｅｙｓ　　ｅｔ　　ａｌ、、
　　”Ａ　　ＳｉｎｇｌｅＣｈｉｐ　　５−Ｉｎｔｅｒ
ｆａｃｅ　　Ｔｒａｎｓｃｅｉｖｅｒ　　　ｆｏｒ　　
Ｐｕｂｌｉｃ　　ａｎｄＰｒｉｖａｔｅ　　　ｌ５ＤＮ
”、　　ＩＥＥＥ　　１９８９　　ＣＵＳＴＯＭ　　Ｉ
ＮＴＥＧＲＡＴＥＤ　　ＣＩＲＣＵＩＴＳ　　Ｃ０ＮＦ
ＥＲＥＮＣＥ　　１６゜５．１〜１６．　５．　４に示
されている。

第５図はＣＭＯＳトランジスタ回路から構成されたデジ
タル回路部分とアナログ回路部分とが１つの半導体基板
内に混在する従来の半導体装置を概略的に示す断面図で
ある。第６図は第５図に対応して半導体装置の平面配置
を概略的に示す平面図である。

デジタル回路部分には、その−例として第７図の等価回
路図で示されるようなＣＭＯＳインノ＜−タが構成され
ている。アナログ回路部分には、その−例として第１２
図および第１３図の回路図で示されるような差動増幅器
が構成されている。第５図および第６図のアナログ回路
部分には、第１２図のＭｏＳトランジスタＭ３〜Ｍ７か
ら構成される部分のみが示されている。

第５図および第６図のデジタル回路部分を参照して、Ｃ
ＭＯＳインバータの構成について説明する。ｐ型シリコ
ン基板２００には互いに隣接したｎ型ウェル２０１とｎ
型ウェル２０２とが形成されている。ｎ型ウェル２０１
にはｐチャネルＭＯＳトランジスタＭ１が形成されてい
る。ｎ型ウェル２０２には、ｎチャネルＭＯＳトランジ
スタＭ２が形成されている。ｐチャネルＭＯＳトランジ
スタＭ１は、ｐ０ソース領域２１１と、ｐｏ　ドレイン
領域２１２と、それらの間のｎ型ウェル２０１の表面上
にゲート絶縁膜２１３を介在させて形成されたゲート電
極２１４とから構成される。ｎチャネルＭＯＳトランジ
スタＭ２は、ｎ１ソース領域２２１と、ｎｏ　ドレイン
領域２２２と、それらの間のｎ型ウェル２０２の表面上
にゲート絶縁膜２２３を介在させて形成されたゲート電
極２２４とから構成される。ｎ型ウェル２０１とｎ型ウ
ェル２０２との間には分離酸化膜２３０が形成されてい
る。ｐチャネルＭＯ８）ランジスタのｐ０ソース領域２
１１には電源電圧Ｖｄｄが印加されている。ｎチャネル
ＭＯＳトランジスタＭ２のｎ“ソース領域２２１は接地
電位に保持されている。

第８図には、上記のように構成されたＣＭＯＳインバー
タの入力電圧（Ｖ　ｉ　ｎ）と出力電圧（Ｖｏｕｔ）と
の関係が示されている。入力電圧Ｖｉｎは、２つのＭｏ
８）ランジスタＭｌ、Ｍ２のゲート電極２１４．２２４
に印加される。入力電圧Ｖｉｎが高電位（Ｖｄｄ、？、
とえば、５Ｖ）（７１Ｂ＝き、ｎチャネルＭＯＳトラン
ジスタＭ２はオン状態となり、ｐチャネルＭＯＳトラン
ジスタＭ１はオフ状態となる。このとき、出力電圧Ｖｏ
ｕｔは、第８図に示されるように低電位（ＯＶ）となる
。

逆に、入力電圧Ｖｉｎが低電位（ＯＶ）のときには、ｎ
チャネルＭＯＳトランジスタＭ２がオフ状態となり、ｐ
チャネルＭＯ８）ランジスタＭ１がオン状態となる。こ
のとき、出力電圧Ｖｏｕｔは高電位（Ｖｄｄ、たとえば
、５Ｖ）となる。

一方、第５図および第６図のアナログ回路部分を参照し
て、ＣＭＯ３）ランジスタ回路で構成された差動増幅器
について説明する。ｐ型シリコン基板２００にはｎ型ウ
ェル２０１とｎ型ウェル２０２とが隣接して形成されて
いる。ｎ型ウェル２０１にはｐチャネルＭＯＳトランジ
スタＭ５．Ｍｏが形成されている。ｎ型ウェル２０２に
は、ｎチャネルＭＯＳトランジスタＭ３．Ｍ４．Ｍ７が
形成されている。各ｐチャネルＭＯ３）ランジスタ、各
ｎチャネルＭＯ３）ランジスタの構成は、上述したよう
にＣＭＯＳインバータのｐチャネルＭＯ３）ランジスタ
Ｍ１とｎチャネルＭｏＳトランジスタＭ２と同様である
。第１２図に示される回路を構成するために、ゲート配
線またはアルミニウム配線３０１，３０２，３０３，３
０４，３０５が形成されている。２つの入力電圧がそれ
ぞれｎチャネルＭＯＳ）ランジスタＭ３．Ｍ４のゲート
電極に印加される。２つの入力電圧のうち、小さいほう
の入力電圧がＯ入力から印加され、大きいほうの入力電
圧が■入力から印加される。この２つの入力電圧の差に
比例した出力電圧が取出される。

［発明が解決しようとする課題］ 上述のように、デジタル回路部分を構成するＣＭＯＳイ
ンバータにおいては、第８図に示されるように入力電圧
Ｖｉｎが高電位から低電位に移行する場合がある。この
とき、入力電圧Ｖｉｎが高電位（Ｖ　ｄ　ｄ）と低電位
（Ｏｖ）との間の中間の電位にあるとき、ｐチャネルＭ
Ｏ８）ランジスタＭ１とｎチャネルＭＯＳトランジスタ
Ｍ２とがともにオン状態であるかのようにＣＭＯＳイン
バータが動作する。この場合、第７図において破線の矢
印で示されるような電流１ｄｄが流れることになる。こ
の電流１ｄｄと入力電圧Ｖｉｎとの関係は第９図に示さ
れる。この電流Ｉｄｄは貫通電流と呼ばれる。

第１０図は上記のようなスイッチングに伴って変化する
入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの時間的経過を示す
グラフである。第１１図は、第１０図に対応して貫通電
流Ｉｄｄの時間的変化を示すグラフである。これらのグ
ラフを参照して、入力電圧Ｖｉｎが高電位から低電位へ
、出力電圧Ｖｏｕｔが低電位から高電位へ変化するとき
、そのスイッチングに伴ってインパルス性の電流Ｉｄｄ
が流れる。この第１１図で示されるインパルス性の電流
１ｄｄがアナログ回路部分に悪影響を及ぼす。

第５図で示されるように、上記のように動作するＣＭＯ
Ｓインバータを含むデジタル回路部分は、同一のｐ型シ
リコン基板２００内にアナログ回路部分と混在して形成
されている。デジタル回路部分を構成するｎチャネルＭ
ＯＳトランジスタＭ２は、ｐ型シリコン基板２００内の
ｐ型ウェル２０２に形成されている。また、アナログ回
路部分を構成するｎチャネルＭＯＳトランジスタＭ３．
　Ｍ４、Ｍ７は、同一のｐ型シリコン基板２００内の別
のｐ型ウェル２０２に形成されている。そのため、２つ
のｐ型ウェル２０２はｐ型シリコン基板２００を介して
、すなわち抵抗部分を介して電気的に通じていることに
なる。これにより、デジタル回路部分において、上述の
ようなスイッチングに伴うインパルス性の電流が流れる
と、それかデジタル回路部分のｐ型ウェル２０２内にお
いてノイズを引起こすことになる。このノイズはｐ型シ
リコン基板２００を介してアナログ回路部分のｐ型ウェ
ル２０２に伝達される。その結果、このノイズかアナロ
グ回路部分の誤動作を招く要因となる。たとえば、アナ
ログ回路部分において第１２図および第１３図で示され
るような差動増幅器が構成されていると、そのノイズが
入力段の２つのｎチャネルＭＯＳトランジスタＭ３．Ｍ
４に入力される。これにより、そのノイズが増幅される
ことになり、差動増幅器の出力に好ましくない影響を与
える。

基板を介するノイズについては、”Ａｎａｌ。

ｇ　　ＭＯＳ　　Ｉｎｔｅｇｒａｔｅｄ　　Ｃ１ｒｃｕ
ｉｔｓ　　ｆｏｒ　　Ｓｉｇｎａｌ　　Ｐｒｏｃｅｓｓ
ｉｎｇ　　、１９８６　　Ｊｏｈｎ　　Ｗｉｌｅｙ　　
＆５ｏｎｓ、Ｉｎｃ、　　ｐ、５１７〜５１８に説明が
なされている。また、ＣＭＯＳインバータにおける貫通
電流については′″Ｉｎｔ　ｒｏｄｕｃ　ｔ　ｉｏｎ　
　ｔｏｎＭＯ３ａｎｄ　　ＣＭＯＳ　　ＶＬＳＩ　　Ｓ
ｙｓｔｅｍｓ　　Ｄｅｓｉｇｎ　　、１９８６Ｐｒｅｎ
ｔｉｃｅ−ＨａＬｌ、　　Ｓｅｃ、　　２．　６ＣＭＯ
８Ｉｎｖｅｒｔｅｒ　　ｐ、２６〜３１にその説明がな
されている。

そこで、この発明の目的は、１つの半導体基板内に相補
型の絶縁ゲート電界効果トランジスタから構成されたデ
ジタル回路部分とアナログ回路部分とが混在した半導体
集積回路装置において、デジタル回路部分のスイッチン
グ動作に伴うノイズが基板を介してアナログ回路部分に
影響を及ぼさない構造およびその製造方法を提供するこ
とである。

［課題を解決するための手段］ この発明に従った半導体集積回路装置は、第１導電型の
第１半導体領域と、第１導電型の第２半導体領域と、第
２導電型の第３半導体領域と、第２導電型の第４半導体
領域と、第２導電型の半導体層とを備える。第１半導体
領域は、第１導電型の半導体基板内の主表面側に形成さ
れ、デジタル回路部分を構成する第２導電型の絶縁ゲー
ト電界効果トランジスタが形成されるべき領域である。

第２半導体領域は、半導体基板内の主表面側に形成され
、アナログ回路部分を構成する第２導電型の絶縁ゲート
電界効果トランジスタが形成されるべき領域である。第
３半導体領域は、半導体基板内の主表面側で第１半導体
領域に隣接して形成され、デジタル回路部分を構成する
第１導電型の絶縁ゲート電界効果トランジスタが形成さ
れるべき領域である。第４半導体領域は、半導体基板内
の主表面側で第２半導体領域に隣接して形成され、アナ
ログ回路部分を構成する第１導電型の絶縁ゲート電界効
果トランジスタが形成されるべき領域である。第１半導
体領域および第２半導体領域の少なくともいずれかは、
中央部分と、周辺部分とを含む。中央部分は、半導体基
板の主表面側に露ａされた表面領域を有し、前記第２導
電型の絶縁ゲート電界効果トランジスタが形成されるべ
き部分である。周辺部分は、その中央部分を囲み、かつ
第３半導体領域および第４半導体領域のいずれかと隣接
する。第２導電型の半導体層は、中央部分と周辺部分と
の間に介在して中央部分を囲むように形成され、かつ半
導体基板の主表面側に露出された表面領域を有する。

この発明に従った半導体集積回路装置の製造方法におい
ては、まず、第１導電型の不純物が、第１導電型の半導
体基板の主表面である第１および第２の領域に選択的に
導入される。第２導電型の不純物が、半導体基板の主表
面で第１および第２の領域のいずれかに隣接した第３お
よび第４の領域に選択的に導入される。第１導電型の第
１および第２半導体領域ならびに第２導電型の第３およ
び第４半導体領域は、第１、第２、第３および第４の領
域に熱処理を施し、導入された不純物を半導体基板内に
拡散させることによって形成される。

次に、第２導電型の不純物が、半導体基板の主表面から
内部に向かって離れた領域にその不純物が到達するよう
に、第１および第２半導体領域の少なくともいずれか一
方の単導体領域の中央平面領域に導入される。中央平面
領域に熱処理が施され、導入された不純物が一方の半導
体領域の内部に拡散させられる。これにより、第２導電
型の第１半導体層が、半導体基板の主表面側に露出され
た表面領域を有する一方の半導体領域の中央部分と、そ
の中央部分を囲み、かつ第３および第４半導体領域のい
ずれかに隣接する周辺部分との間に介在するように形成
される。第２導電型の不純物は、中央平面領域の一部表
面に選択的に導入される。

この一部表面領域に熱処理が施され、導入された不純物
が一方の半導体領域の内部に拡散させられる。これによ
り、第２導電型の第２半導体層が、第２導電型の第１半
導体層に接続し、かつ半導体基板の主表面側に露出され
た表面領域を有するように形成される。

［作用］ この発明においては、デジタル回路部分およびアナログ
回路部分のいずれかが構成される第１導電型の半導体領
域は、第２導電型の半導体層によって中央部分と周辺′
ｍ１分とに分離されている。中央部分には第２導電型の
絶縁ゲート電界効果トランジスタが形成される。第１導
電型の半導体領域の中央部分と第２導電型の半導体層と
の間の接合、および第１導電型の半導体基板と第２導電
型の半導体層との間の接合が逆方向のバイアス電位に保
持されると、第１導電型の半導体領域の中央部分と第１
導電型の半導体基板とが電気的に分離され得る。これに
より、デジタル回路部分およびアナログ回路部分のいず
れか一方が構成される第１導電型の半導体領域の中央部
分は、同一の半導体基板内に形成される他方の第１導電
型の半導体領域と電気的に分離されることになる。その
ため、デジタル回路部分が構成される第１導電型の第１
半導体領域においてスイッチングに伴うノイズが発生し
たとしても、第１導電型の半導体基板を介して、アナロ
グ回路部分が構成される他方の第１導電型の第２半導体
領域にそのノイズが伝達されることはない。このように
して、半導体基板と同一の導電型を有し、かつデジタル
回路部分およびアナログ回路部分が構成される半導体領
域が、その半導体基板内に混在して構成されても、デジ
タル回路部分におけるノイズのアナログ回路部分に与え
る影響が低減される。

［発明の実施例］ 以下、この発明の実施例を図について説明する。

第１図は、この発明に従った半導体集積回路装置の一実
施例を概略的に示す断面図である。第１図を参照して、
ｐ型シリコン基板１００には、ｐ型ウェルとｎ型ウェル
とが形成されている。ｎ型ウェル１０１はそれぞれ同一
の構造を有するように形成されている。ｐ型ウェルは、
１０２で示されるものと１０２ａ、１０２ｂで示される
ものとの２つのタイプからなる。１０２で示される一方
のタイプのｐ型ウェルは、ｎ型ウェル１０１と同様の構
造を有する。他方のタイプのｐ型ウェルは、中央部分１
０２ａと周辺部分１０２ｂとから構成される。中央部分
１０２ａにはｎチャネルＭＯＳトランジスタ１２０が形
成される。中央部分１０２ａと周辺部分１０２ｂとの間
、中央部分１０２ａとｐ型シリコン基板１００との間に
はｎ型半導体層が形成されている。このｎ型半導体層は
、ｎ型半導体層電位取出領域１０３と分離用ｎ型半導体
層１０４とから構成される。中央部分１０２ａにはｎ型
ウェル電位取出領域１０２ｃか形成されている。中央部
分１０２ａは、ｎ型半導体層１０３．１０４によって周
辺部分１０２ｂ、ｐ型シＩＪコン基板１００から隔離さ
れる。

上記のようにｐ型シリコン基板１００から隔離されたｎ
型ウェルの中央部分１０２ａは、デジタル回路部分およ
びアナログ回路部分の少なくともいずれかに形成されれ
ばよい。すなわち、デジタル回路部分およびアナログ回
路部分の少なくともいずれかが構成されるｎ型ウェルに
おいて、中央部分１０２ａが形成されればよい。この中
央部分１０２ａがｐ型シリコン基板１００から電気的に
分離されるために、ｎ型半導体層１０４を含むｐｎ接合
において逆方向のバイアス電位か与えられている。ｎ型
半導体層電位取出領域１０３には高電位（電源電圧Ｖｄ
ｄ）が与えられ、ｎ型ウェル電位取出領域１０２ｃには
低電位（接地電位）が与えられる。また、ｐ型シリコン
基板１００には低電位（接地電位）か与えられる。これ
により、ｎ型ウェルの中央部分１０２ａとｎ型半導体層
１０４との間の接合、およびｐ型シリコン基板１００と
ｎ型半導体層１０４との間の接合に逆方向のバイアス電
位が与えられる。そのため、ｎ型ウェルの中央部分１０
２ａはｎ型半導体層１０３，１０４によってｐ型シリコ
ン基板１００から電気的に分離される。

今、第１図の左半分に形成されたｎ型ウェル１０２内に
ｎチャネルＭＯＳトランジスタ１２０によってデジタル
回路部分が構成されるものとする。

一方、第１図の右半分のｎ型ウェルの中央部分１０２ａ
にはｎチャネルＭＯＳトランジスタ１２０によってアナ
ログ回路部分が構成されるものとする。この場合、デジ
タル回路部分においてスイッチング動作により左半分の
ｎ型ウェル１０２にノイズが発生する。このノイズは、
ｎ型半導体層１０３．１０４によって遮られ、ｐ型シリ
コン基板１００を介してｎ型ウェルの中央部分１０２ａ
に伝達しない。そのため、中央部分１０２ａに構成され
たアナログ回路部分は、デジタル回路部分で発生したノ
イズによって影響を受けることなく安定に動作する。

なお、ｎ型ウェル１０１にはｐチャネルＭＯＳトランジ
スタ１１０が形成されている。このｐチャネルＭＯＳト
ランジスタ１１０はソースまたはドレイン領域としての
ｎ３領域１１１，１１２と、それらの間のｎ型ウェル１
０１の表面上にゲート絶縁膜１１３を介在させて形成さ
れたゲート電極１１４とからなる。また、ｎチャネルＭ
Ｏ３）ランジスタ１２０はｎ型ウェル１０２またはｎ型
ウェルの中央部分１０２ａ内に形成される。このｎチャ
ネルＭＯ８）ランジスタ１２０は、ソースまたはドレイ
ン領域としてのｎゝ領域１２１，１２２と、それらの間
のｎ型ウェル１０２の表面上にゲート絶縁膜１２３を介
在させて形成されたゲート電極１２４とからなる。ｎ型
ウェルとｎ型ウェルとの間には分離酸化膜１３０が形成
されている。

第２図は、この発明に従った半導体集積回路装置の別の
実施例を概略的に示す断面図である。第２図を参照して
、デジタル回路部分およびアナログ回路部分のそれぞれ
が構成されるｎ型ウェルの中央部分１０２ａが、ｎ型半
導体層１０３．１０４によってｐ型シリコン基板１００
から電気的に分離された構造を有する。ｎ型ウェルの中
央部分１０２　ａ、周辺部分１０２ｂおよびｎ型半導体
層１０３．１０４の構造は、第１図と同様である。

このように、ｐ型シリコン基板１００内に形成されるす
べてのｎ型ウェルが、ｐ型シリコン基板１００と電気的
に分離される。これにより、デジタル回路部分を構成す
るｎ型ウェルにおいて発生するノイズがアナログ回路部
分のｎ型ウェルに与える影響は、より効果的に低減され
得る。

第３図は、第１図の右半分または第２図の左右いずれか
一方の半分に対応して示す平面図である。

第３図を参照して、ｎ型ウェルの中央部分１０２ａの周
囲を囲むようにｎ型半導体層重位取占領域１０３が形成
されている。このｎ型半導体層電位取出領域１０３を取
り囲むように、ｎ型ウェルの周辺部分１０２ｂが形成さ
れている。ｎ型ウェル電位取出領域１０２Ｃはｎ型ウェ
ルの中央部分１０２ａに設けられている。

なお、上記実施例においては、ｐ型基板にｎ型ウェルと
ｎ型ウェルを形成する場合について示しているが、ｎ型
基板にｎ型ウェルとｎ型ウェルとが形成される場合につ
いても本発明は適用され得る。

次に、この発明に従った半導体集積回路装置の製造方法
の一実施例について説明する。第４Ａ図〜第４■図は、
第２図の左半分に着目して、この発明の半導体集積回路
装置の製造方法を工程順に示す部分断面図である。

第４Ａ図を参照して、ｐ型シリコン基板１００の所定の
平面領域を覆うようにレジスト膜１１が形成される。こ
のレジスト膜１１をマスクとして用いて、ｐ型不純物で
あるボロンイオン（Ｂ）が矢印で示されるようにｐ型シ
リコン基板１００に選択的に注入される。

第４Ｂ図を参照して、レジスト膜１１が形成された状態
で熱酸化処理が施されることにより、厚い酸化膜１３が
形成される。これと同時に、酸化膜１３の下にｐ型不純
物拡散領域１２が形成される。レジスト膜１１が除去さ
れた後、ｎ型不純物であるリンイオン（Ｐ）が酸化膜１
３をマスクとして用いて矢印で示されるようにｐ型シリ
コン基板１００に選択的に注入される。

第４Ｃ図を参照して、熱処理が施されることにより、ｐ
型シリコン基板１００に注入された不純物が拡散し、ｎ
型ウェル１０１とｎ型ウェル１０２とが隣接して形成さ
れる。酸化膜１３は全面的に除去される。

第４Ｄ図を参照して、所定の素子形成領域のみにマスク
を施した状態で熱酸化処理が施される。

これにより、各素子形成領域を分離するための厚い分離
酸化膜１３０が選択的に形成される。

第４Ｅ図を参照して、ｎ型ウェル１０１の領域と、ｎ型
ウェル１０２の周辺領域とを覆うようにレジスト膜１４
が形成される。このレジスト膜１４をマスクとして用い
て、第４Ｂ図で示される工程におけるイオン注入よりも
高いエネルギでリンイオン（Ｐ）が矢印で示されるよう
にｎ型ウェル１０２の内部に注入される。このとき、イ
オン注入の条件は分離酸化膜１３０の下方にはあまり深
く入らないように制御される。

第４Ｆ図を参照して、レジスト膜１４が除去される。熱
処理が施されることにより、ｎ型不純物であるリンイオ
ンが熱拡散し、ｎ０領域として分離用ｎ型半導体層１０
４が、ｎ型ウェルの表面から離れた領域に形成される。

これにより、ｎ型ウェルの中央部分１０２ａと周辺部分
１０２ｂとがｎ型半導体層１０４によって分離される。

第４Ｇ図を参照して、ｎ型ウェル１０１の領域と、ｎ型
ウェルの中央部分１０２ａの一部分とを覆うようにレジ
スト膜１５が形成される。このレジスト膜１５をマスク
として用いて、矢印で示されるようにリンイオン（Ｐ）
が露出されたｎ型ウェルの中央部分１０２ａの一部分に
注入される。

第４Ｅ図を参照して、熱処理が施されることにより、注
入されたｎ型不純物であるリンイオンが熱拡散し、ｎ型
ウェルの所定領域にｎ型半導体層電位取出領域１０３が
高濃度のｎ”領域として形成される 以上のようにして形成されたｎ型ウェル１０１とｎ型ウ
ェル１０２ａ、１０２ｂの不純物濃度は１０”　〜１０
”　／ｃｍ３程度である。分離用ｎ型半導体層１０４の
不純物濃度が１０１８〜ＩＱ　ｌ　９　／　ｃ　ｍ　３
程度である。またｎ型半導体層電位取出領域１０３の不
純物濃度は１０１９〜１０２　Ｑ　、／　ｃ　ｍ　３程
度である。

最後に第４Ｉ図を参照して、ｎ型ウェル１０１の素子形
成領域にはゲート絶縁膜１１３を介在させてゲート電極
１１４が形成される。このゲート電極１１４と分離酸化
膜１３０とをマスクとして用いて、ｐ型不純物がイオン
注入されることにより、ソースまたはドレイン領域とし
てのｐ“領域１１１．１１２が形成される。このように
して、ｎ型ウェル１０１にはｐチャネルＭＯ３）ランジ
スタ１１０が形成される。また、ｎ型ウェルの中央部分
１０２ａには、ゲート絶縁膜１２３を介在させてゲート
電極１２４が形成される。このゲート電極１２４と分離
酸化膜１３０とをマスクとして用いて、ｎ型不純物がイ
オン注入されることにより、ソースまたはドレイン領域
としてのｎ°領［２１，１２２が形成される。このよう
にして、ｎ型ウェルの中央部分１０２ａにｎチャネルＭ
ＯＳトランジスタ１２０か形成される。

このようにして、ｐ型シリコン基板１００内において、
ｐ型シリコン基板１００と分離されたｎ型ウェルの中央
部分１０２ａか形成される。なお、第４Ｉ図に示された
ｎ型ウェルの断面構造は、第２図と異なるように描かれ
ているが、第２図の断面構造は、第４Ｉ図を概念的に簡
略化したものである ［発明の効果コ 以上のように、この発明によれば、デジタル回路部分お
よびアナログ回路部分の少なくともいずれか一方を構成
し、半導体基板と同一の導電型を有する半導体領域を、
半導体基板と電気的に分離され得るように使用すること
が可能となる。そのため、デジタル回路部分の半導体領
域においてスイッチング動作によりノイズが発生したと
しても、そのノイズがアナログ回路部分の半導体領域に
与える影響は低減され得る。これにより、同一基板内に
おいてＣＭＯ３）ランジスタ回路でデジタル回路部分と
アナログ回路部分とが構成される半導体集積回路装置に
てアナログ回路部分を安定に動作させることができる。

【図面の簡単な説明】

第１図は、この発明の１つの実施例による半導体集積回
路装置を概略的に示す断面図である。 第２図は、この発明の別の実施例による半導体集積回路
装置を概略的に示す断面図である。 第３図は、第１図または第２図の一部分に対応して示す
平面図である。 第４Ａ図、第４Ｂ図、第４Ｃ図、第４Ｄ図、第４Ｅ図、
第４Ｆ図、第４Ｇ図、第４Ｈ図、第４■図は、この発明
に従った半導体集積回路装置の製造方法の一実施例を工
程順に示す部分断面図である。 第５図は、従来の半導体集積回路装置を概略的に示す断
面図である。 第６図は、第５図に対応して示す平面図である。 第７図は、第５図のデジタル回路部分において構成され
るＣＭＯＳインバータを示す等価回路図である。 第８図は、ＣＭＯＳインバータの入力電圧と出力電圧と
の関係を示すグラフである。 第９図は、ＣＭＯＳインバータのスイッチング動作時に
おける入力電圧と貫通電流との関係を示−すグラフであ
る。 第１−０図は、ＣＭＯＳインバータのスイッチング動作
時における入力電圧および出力電圧の時間的変化を示す
グラフである。 第１１図は、ＣＭＯＳインバータのスイッチング動作時
における貫通電流の時間的変化を示すグラフである。 第１２図および第１３図は、第５図のアナログ回路部分
において構成される差動増幅器を示す回路図である。 図において、１００はｐ型シリコン基板、１０１はｎ型
ウェル、１０２はｎ型ウェル、１０２ａは中央部分、１
０２ｂは周辺部分、１０３はｎ型半導体層電位取出領域
、１０４は分離用ｎ型半導体層、１１０はｐチャネルＭ
Ｏ３）ランジスタ、１２０はｎチャネルＭＯＳトランジ
スタを示す。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）相補型の絶縁ゲート電界効果トランジスタから構
   成されたデジタル回路部分とアナログ回路部分とが１つ
   の半導体基板内に混在した半導体集積回路装置であって
   、 第１導電型の前記半導体基板内の主表面側に形成され、
   前記デジタル回路部分を構成する第２導電型の前記絶縁
   ゲート電界効果トランジスタがその領域内に形成される
   べき第１導電型の第１半導体領域と、 前記半導体基板内の主表面側に形成され、前記アナログ
   回路部分を構成する第２導電型の前記絶縁ゲート電界効
   果トランジスタがその領域内に形成されるべき第１導電
   型の第２半導体領域と、前記半導体基板内の主表面側で
   前記第１半導体領域に隣接して形成され、前記デジタル
   回路部分を構成する第１導電型の前記絶縁ゲート電界効
   果トランジスタがその領域内に形成されるべき第２導電
   型の第３半導体領域と、 前記半導体基板内の主表面側で前記第２半導体領域に隣
   接して形成され、前記アナログ回路部分を構成する第１
   導電型の前記絶縁ゲート電界効果トランジスタがその領
   域内に形成されるべき第２導電型の第４半導体領域とを
   備え、 前記第１半導体領域および前記第２半導体領域の少なく
   ともいずれかは、前記半導体基板の主表面側に露出され
   た表面領域を有し、前記第２導電型の絶縁ゲート電界効
   果トランジスタが形成されるべき中央部分と、その中央
   部分を囲み、かつ前記第３半導体領域および前記第４半
   導体領域のいずれかと隣接する周辺部分とを含み、さら
   に、前記中央部分と前記周辺部分との間に介在して前記
   中央部分を囲むように形成され、かつ前記半導体基板の
   主表面側に露出された表面領域を有する第２導電型の半
   導体層とを備えた、半導体集積回路装置。
2. （２）相補型の絶縁ゲート電界効果トランジスタから構
   成されたデジタル回路部分とアナログ回路部分とが１つ
   の半導体基板内に混在した半導体集積回路装置の製造方
   法であって、 第１導電型の前記半導体基板の主表面である第１および
   第２の領域に選択的に第１導電型の不純物を導入する工
   程と、 前記半導体基板の主表面で前記第１および第２の領域の
   いずれかに隣接した第３および第４の領域に選択的に第
   ２導電型の不純物を導入する工程と、 前記第１、第２、第３および第４の領域に熱処理を施し
   、前記導入された不純物を前記半導体基板内に拡散させ
   ることによって、第１導電型の第１および第２半導体領
   域ならびに第２導電型の第３および第４半導体領域を形
   成する工程と、前記半導体基板の主表面から内部に向か
   って離れた領域に不純物が到達するように前記第１およ
   び第２半導体領域の少なくともいずれか一方の半導体領
   域の中央平面領域に第２導電型の不純物を導入する工程
   と、 前記中央平面領域に熱処理を施し、前記導入された不純
   物を前記一方の半導体領域の内部に拡散させることによ
   って、前記半導体基板の主表面側に露出された表面領域
   を有する前記一方の半導体領域の中央部分と、その中央
   部分を囲み、かつ前記第３および第４の半導体領域のい
   ずれかに隣接する前記一方の半導体領域の周辺部分との
   間に介在する第２導電型の第１半導体層を形成する工程
   と、 前記中央平面領域の一部表面に選択的に第２導電型の不
   純物を導入する工程と、 前記一部表面領域に熱処理を施し、前記導入された不純
   物を前記一方の半導体領域の内部に拡散させることによ
   って、前記第２導電型の第１半導体層に接続し、かつ前
   記半導体基板の主表面側に露出された表面領域を有する
   第２導電型の第２半導体層を形成する工程とを備えた、
   半導体集積回路装置の製造方法。