JPS6276680A - ＧａＡｓ集積回路装置 - Google Patents
ＧａＡｓ集積回路装置Info
- Publication number
- JPS6276680A JPS6276680A JP60216493A JP21649385A JPS6276680A JP S6276680 A JPS6276680 A JP S6276680A JP 60216493 A JP60216493 A JP 60216493A JP 21649385 A JP21649385 A JP 21649385A JP S6276680 A JPS6276680 A JP S6276680A
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- JP
- Japan
- Prior art keywords
- type
- mesfet
- channel
- ions
- source
- Prior art date
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- Pending
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- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、相補型ＭＥＳＦＥＴインバータを含むＧ ａ
Ａ Ｓ集積回路装置に関する。
Ａ Ｓ集積回路装置に関する。
（発明の技術的背鼾とその問題点）
ＧａＡｓ集積回路は８１集積回路に比べて高速動作が可
能なものとして注目されている。
能なものとして注目されている。
ＧａＡｓにおいては電子移動度は高いがホール移動度は
極めて低いことから、従来は専らｎチャネルＭＥＳＦＥ
Ｔの回路のみ考えられてきた。
極めて低いことから、従来は専らｎチャネルＭＥＳＦＥ
Ｔの回路のみ考えられてきた。
しかしながら、Ｓｌの相補型ＭＯ８回路が低消費電力か
つ高速の集積回路として実現されていることから、Ｇａ
Ａｓ集積回路においてもｐチャネルＭＥＳＦＥＴを組込
んだ相補型回路の検討が始められている。この場合、相
補型ＭＥＳＦＥＴインバータの具体的なレイアウトに際
しては、ＳｌのＭＯＳＦＥＴとは異なる素子構造、即ち
半絶縁性基板を用いること、ショッ１〜キーゲートを用
いること等を十分に考慮することが必要である。
つ高速の集積回路として実現されていることから、Ｇａ
Ａｓ集積回路においてもｐチャネルＭＥＳＦＥＴを組込
んだ相補型回路の検討が始められている。この場合、相
補型ＭＥＳＦＥＴインバータの具体的なレイアウトに際
しては、ＳｌのＭＯＳＦＥＴとは異なる素子構造、即ち
半絶縁性基板を用いること、ショッ１〜キーゲートを用
いること等を十分に考慮することが必要である。
本発明は上記した点に名みなされたもので、最適レイア
ウトをもった相補型ＭＥＳＦＥＴインバータを含むＧａ
Ａｓ集積回路装置を提供することを目的とする。
ウトをもった相補型ＭＥＳＦＥＴインバータを含むＧａ
Ａｓ集積回路装置を提供することを目的とする。
本発明によるＧａＡｓ集積回路は、半絶縁性ＧａＡｓ基
板にｎ型動作層とｎ型動作層とが互いに接して形成され
、ｐチャネルＭＥＳＦＥＴのゲート電極とｎチャネルＭ
ＥＳＦＥＴのゲート電極とが、前記ｎ型動作層とｎ型動
作目表面に両動作層の境界を横切って連続するように配
設されて相補型Ｍ Ｅ Ｓ Ｆ Ｅ Ｔインバータが構
成されていることを特徴とする。
板にｎ型動作層とｎ型動作層とが互いに接して形成され
、ｐチャネルＭＥＳＦＥＴのゲート電極とｎチャネルＭ
ＥＳＦＥＴのゲート電極とが、前記ｎ型動作層とｎ型動
作目表面に両動作層の境界を横切って連続するように配
設されて相補型Ｍ Ｅ Ｓ Ｆ Ｅ Ｔインバータが構
成されていることを特徴とする。
本発明による相補型ＭＥＳＦＥＴインバータのレイアウ
トは占有面積が小さいものとなる。その理由は次の通り
である。、Ｓｉの〜１０３集積回路に用いられる通常の
ＭＯＳＦＥＴは、基板表面の反転層をチャネルとする。
トは占有面積が小さいものとなる。その理由は次の通り
である。、Ｓｉの〜１０３集積回路に用いられる通常の
ＭＯＳＦＥＴは、基板表面の反転層をチャネルとする。
このため、相補型ＭＯＳインバータにおいて本発明のよ
うなレイアウトを採用すると、ｎチャネルＭＯ８ＦＥＴ
側にチャネルが形成されるとこれがｐチャネル側の基板
領域と導通し、ｐチャネルＭＯ８ＦＥＴ側でチャネルが
形成されるとこれがｎチャネルＭＯ３ＦＥＴ側の基板領
域と導通してしまう。これを避けるために通常は、隣接
するｐ、ｎ領域に双方のゲート電極が互いに平行になる
ように配設され、これらのゲート電極は素子領域の外側
で連続するようにレイアウトされる。若し相補型ＭＯＳ
インバータで本発明のようなレイアウトを採用するため
には、双方のチャネル領域を分離する手段を必要とする
。
うなレイアウトを採用すると、ｎチャネルＭＯ８ＦＥＴ
側にチャネルが形成されるとこれがｐチャネル側の基板
領域と導通し、ｐチャネルＭＯ８ＦＥＴ側でチャネルが
形成されるとこれがｎチャネルＭＯ３ＦＥＴ側の基板領
域と導通してしまう。これを避けるために通常は、隣接
するｐ、ｎ領域に双方のゲート電極が互いに平行になる
ように配設され、これらのゲート電極は素子領域の外側
で連続するようにレイアウトされる。若し相補型ＭＯＳ
インバータで本発明のようなレイアウトを採用するため
には、双方のチャネル領域を分離する手段を必要とする
。
これに対しＧａＡｓＭＥＳＦＥＴは、表面反転層を利用
するものではなく、動作層そのものがチャネル領域であ
って、ショットキーゲート電極側から伸びる空乏層によ
りその厚みを制即するものである。このため、上記した
ような不都合はなく、チャネルの分離手段を設けること
なく両者のゲート電極を連続的に配設することができる
。これにより、相補型ＭＥＳＦＥＴインバータの占有面
積を極めて小さいものとすることができるのである。
するものではなく、動作層そのものがチャネル領域であ
って、ショットキーゲート電極側から伸びる空乏層によ
りその厚みを制即するものである。このため、上記した
ような不都合はなく、チャネルの分離手段を設けること
なく両者のゲート電極を連続的に配設することができる
。これにより、相補型ＭＥＳＦＥＴインバータの占有面
積を極めて小さいものとすることができるのである。
また前述した通常の相補型ＭＯＳインバータのレイアウ
トでは、ｐチャネルＭＯ８ＦＥＴとｎチャネルＭＯ８Ｆ
Ｅ Ｔの各ゲートＭｈの間に挟まれた領域内でそれぞ
れのドレイン！ｌＩＲを共通接続するオーミック？［を
設けなければならない。これは、素子を微細化した場合
にコンタクトホール形成のマスク合せを難しくし、従っ
て相補型回路の占有面積縮小を阻害する。本発明では、
一本の連続するゲート電極の両側に各ＭＥＳＦＥＴのソ
ース、ドレイン領域が形成されるため、オーミック電極
形成が容易であり、この点でも占有面積縮小に有利であ
る。
トでは、ｐチャネルＭＯ８ＦＥＴとｎチャネルＭＯ８Ｆ
Ｅ Ｔの各ゲートＭｈの間に挟まれた領域内でそれぞ
れのドレイン！ｌＩＲを共通接続するオーミック？［を
設けなければならない。これは、素子を微細化した場合
にコンタクトホール形成のマスク合せを難しくし、従っ
て相補型回路の占有面積縮小を阻害する。本発明では、
一本の連続するゲート電極の両側に各ＭＥＳＦＥＴのソ
ース、ドレイン領域が形成されるため、オーミック電極
形成が容易であり、この点でも占有面積縮小に有利であ
る。
一方、本発明ではｎ型動作層とｎ型動作層が接して設け
られるため、両者の間に空乏層が形成され、これにより
実効的にチャネル幅が狭くなる。
られるため、両者の間に空乏層が形成され、これにより
実効的にチャネル幅が狭くなる。
しかし、通常ディジタル用ＧａＡｓ集積回路としてイオ
ン注入により形成される動作層の不純物濃度は１０”／
ｃｒｎ３程度であり、ｐｎ接合により形成される空乏層
幅は約０．２μｍ程度である。
ン注入により形成される動作層の不純物濃度は１０”／
ｃｒｎ３程度であり、ｐｎ接合により形成される空乏層
幅は約０．２μｍ程度である。
また一般にＭＥＳＦＥＴのゲート幅は数１０μｍで設計
される。従って空乏層のチャネル幅に与える影響は殆ど
無視することができ、回路設計上問題になることはない
。
される。従って空乏層のチャネル幅に与える影響は殆ど
無視することができ、回路設計上問題になることはない
。
（発明の実施例）
以下本発明の実施例を図面を参照して説明する。
第１図は一実施例の相補型ＭＥＳＦＥＴインバータのレ
イアウトであり、第２図第３図及び第４図はそれぞれ第
１図のＡ−△”、Ｂ−Ｂ−及びｃ−ｃ ′断面図である
。抵抗率１０７〜１０”Ω・１程度の半絶縁性ＧａＡｓ
基板１の表面部にチャネル領域となるｎ型動作層２とρ
型動作、蒋３が互いに接して形成され、これらの動作層
２，３表面に両動作層の境界を横切って連続するショッ
トキーゲート電極４が一体形成されている。ショットキ
ーゲート電極４は例えば、４０００人のＷＮ膜により形
成されたものである。ゲーｉ−電極４を挟んで両側には
、動作層より高濃度で深いｎ＋型のソース領域５および
ドレイン領域６と、ｐ＋型のソース領域７およびドレイ
ン領域８とが形成されている。９，１０はそれぞれｎチ
ャネルＭＥＳＦＥＴのソース、トレイン電極であり、１
１．１２はそれぞれｐチャネルＭＥＳＦＥＴのソース、
ドレイン電極である。また１３はドレイン電極１０．１
２間を接続する配線である。
イアウトであり、第２図第３図及び第４図はそれぞれ第
１図のＡ−△”、Ｂ−Ｂ−及びｃ−ｃ ′断面図である
。抵抗率１０７〜１０”Ω・１程度の半絶縁性ＧａＡｓ
基板１の表面部にチャネル領域となるｎ型動作層２とρ
型動作、蒋３が互いに接して形成され、これらの動作層
２，３表面に両動作層の境界を横切って連続するショッ
トキーゲート電極４が一体形成されている。ショットキ
ーゲート電極４は例えば、４０００人のＷＮ膜により形
成されたものである。ゲーｉ−電極４を挟んで両側には
、動作層より高濃度で深いｎ＋型のソース領域５および
ドレイン領域６と、ｐ＋型のソース領域７およびドレイ
ン領域８とが形成されている。９，１０はそれぞれｎチ
ャネルＭＥＳＦＥＴのソース、トレイン電極であり、１
１．１２はそれぞれｐチャネルＭＥＳＦＥＴのソース、
ドレイン電極である。また１３はドレイン電極１０．１
２間を接続する配線である。
この相補型Ｍ Ｅ Ｓ Ｆ Ｅ Ｔインバータの具体的
な製造工程を説明すると、次の通りである。先ず半絶縁
性ＧａＡｓ基板１に、３ｔイオンを５０ｋｅＶ、２Ｘ１
０’ ２／ｃｍ２の条件で選択的にイオン注入してｎ型
動作層２を形成し、次いで３ｅイオンを３０ｋｅＶ、５
ｘ１０” ／ａｔｒ２の条件で選択的にイオン注入して
、ｎ型動作層２と接するｎ型動作層３を形成する。次に
この基板上にＷＮＭＩを４０００人形成し、公知のフォ
トリソグラフィ技術及びドライエツチング技術を用いて
１．０μｍ幅のショットキーゲート電極４を形成する。
な製造工程を説明すると、次の通りである。先ず半絶縁
性ＧａＡｓ基板１に、３ｔイオンを５０ｋｅＶ、２Ｘ１
０’ ２／ｃｍ２の条件で選択的にイオン注入してｎ型
動作層２を形成し、次いで３ｅイオンを３０ｋｅＶ、５
ｘ１０” ／ａｔｒ２の条件で選択的にイオン注入して
、ｎ型動作層２と接するｎ型動作層３を形成する。次に
この基板上にＷＮＭＩを４０００人形成し、公知のフォ
トリソグラフィ技術及びドライエツチング技術を用いて
１．０μｍ幅のショットキーゲート電極４を形成する。
次にゲーＩ−電Ｉｆ１４をマスクの一部として用いて３
ｉイオンを１８０ｋｅＶ、３Ｘ１０１３／ｃｊ１２の条
件で選択的にイオン注入してｎ″″型のソース、ドレイ
ン領域５．６を形成し、同様にＢｅイオンを１００ｋｅ
Ｖ、７．５Ｘ１０１２、／ ｃｔｎ ２の条件で選択的
にイオン注入してｐ＋型のソース、ドレイン領域７．８
を形成する。この後、８００〜８５０ ’Ｃで熱処理し
て注入不純物の活性化を行なう。そしてｎチャネルＭ
Ｅ Ｓ Ｆ Ｅ Ｔ側のソース、ドレイン電極９，１０
をＡＬＪＧｅ合金により、またｐチャネルＭＥＳＦＥＴ
側のソース。
ｉイオンを１８０ｋｅＶ、３Ｘ１０１３／ｃｊ１２の条
件で選択的にイオン注入してｎ″″型のソース、ドレイ
ン領域５．６を形成し、同様にＢｅイオンを１００ｋｅ
Ｖ、７．５Ｘ１０１２、／ ｃｔｎ ２の条件で選択的
にイオン注入してｐ＋型のソース、ドレイン領域７．８
を形成する。この後、８００〜８５０ ’Ｃで熱処理し
て注入不純物の活性化を行なう。そしてｎチャネルＭ
Ｅ Ｓ Ｆ Ｅ Ｔ側のソース、ドレイン電極９，１０
をＡＬＪＧｅ合金により、またｐチャネルＭＥＳＦＥＴ
側のソース。
ドレイン電極１１．１２をＡｕＺｎ合金によりそれぞれ
形成する。最後にＡｕ配線１３を形成して、相補型ＭＥ
ＳＦＥＴインバータが完成する。
形成する。最後にＡｕ配線１３を形成して、相補型ＭＥ
ＳＦＥＴインバータが完成する。
こうしてこの実施例によれば、素子弁ｍ領域等の無駄な
スペースを設けることなく、極めて占有面積の小さい相
補型ＭＥＳＦＥＴインバータを実現することができる。
スペースを設けることなく、極めて占有面積の小さい相
補型ＭＥＳＦＥＴインバータを実現することができる。
従ってこの実施例によれば、ＧａＡｓ集積回路の高集積
化を図ることができる。
化を図ることができる。
この実施例においては、ｎ型動作層とｎ型動作層が接触
することによる空乏１は約０．２μｍである。またｐｅ
ｎ＋接合により形成される空乏層は約０．０６μｍであ
る。従ってチャネル幅数１０μｍの素子ではこれらの空
乏層は素子特性に殆ど影響を与えない。
することによる空乏１は約０．２μｍである。またｐｅ
ｎ＋接合により形成される空乏層は約０．０６μｍであ
る。従ってチャネル幅数１０μｍの素子ではこれらの空
乏層は素子特性に殆ど影響を与えない。
なお本発明は上記実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。
第１図は本発明の一実施例の相補型ＭＥＳＦＥＴインバ
ータのレイアウトを示す図、第２図は第１図のＡ−Ａ−
断面図、第３図は同じ＜Ｂ−Ｂ＝断面図、第４図は同じ
＜Ｃ−Ｃ−断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ型動作層、
３・・・ｎ型動作層、４・・・ショットキーゲート電極
、５・・・ｎ＋＋ソース領域、６・・・ｎ＋型トドレイ
ン領域７・・・ｐ＋＋ソース領域、８・・・ｐ＋型トド
レイン領域９．１１・・・ソース電極、１０．１２・・
・ドレイン電極、１３・・・配線。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
ータのレイアウトを示す図、第２図は第１図のＡ−Ａ−
断面図、第３図は同じ＜Ｂ−Ｂ＝断面図、第４図は同じ
＜Ｃ−Ｃ−断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ型動作層、
３・・・ｎ型動作層、４・・・ショットキーゲート電極
、５・・・ｎ＋＋ソース領域、６・・・ｎ＋型トドレイ
ン領域７・・・ｐ＋＋ソース領域、８・・・ｐ＋型トド
レイン領域９．１１・・・ソース電極、１０．１２・・
・ドレイン電極、１３・・・配線。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
Claims (1)
- 相補型ＭＥＳＦＥＴインバータを含むＧａＡｓ集積回路
装置において、半絶縁性ＧａＡｓ基板にｐ型動作層とｎ
型動作層が互いに接して形成され、ｐチャネルＭＥＳＦ
ＥＴのゲート電極とｎチャネルＭＥＳＦＥＴのゲート電
極とが前記ｐ型動作層及びｎ型動作層表面に両動作層の
境界を横切って連続的に配設されて相補型ＭＥＳＦＥＴ
インバータが構成されていることを特徴とするＧａＡｓ
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216493A JPS6276680A (ja) | 1985-09-30 | 1985-09-30 | ＧａＡｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216493A JPS6276680A (ja) | 1985-09-30 | 1985-09-30 | ＧａＡｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276680A true JPS6276680A (ja) | 1987-04-08 |
Family
ID=16689293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216493A Pending JPS6276680A (ja) | 1985-09-30 | 1985-09-30 | ＧａＡｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276680A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951114A (en) * | 1988-12-05 | 1990-08-21 | Raytheon Company | Complementary metal electrode semiconductor device |
| US5002897A (en) * | 1988-12-05 | 1991-03-26 | Raytheon Company | Method of making a complementary metal electrode semiconductor device |
-
1985
- 1985-09-30 JP JP60216493A patent/JPS6276680A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951114A (en) * | 1988-12-05 | 1990-08-21 | Raytheon Company | Complementary metal electrode semiconductor device |
| US5002897A (en) * | 1988-12-05 | 1991-03-26 | Raytheon Company | Method of making a complementary metal electrode semiconductor device |
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